将全局时钟选通电路转成局部时钟选通电路的方法和系统技术方案

本发明专利技术公开了一种用于将全局时钟选通电路转换成局部时钟选通电路的方法。初始地对集成电路（ＩＣ）设计执行定时分析以便为所述ＩＣ设计内的所有全局时钟选通电路生成松弛时间报告。根据在所述松弛时间报告中指示的它们各自的松弛时间，所有应被连接到局部地生成的时钟的全局时钟选通电路都被标识。在从全局时钟树断开连接之后，每个所述标识的全局时钟选通电路都被随后连接到局部地生成的时钟，所述局部地生成的时钟具有可与在所述松弛时间报告中指出的其松弛时间相比的时钟延迟。

【技术实现步骤摘要】

本专利技术一般地涉及集成电路设计方法，具体地说，涉及用于分配集成电路设计内的时钟选通(clock-gated)电路的方法。更具体地说，本专利技术涉及用于将集成电路设计内的全局时钟选通电路转换成局部时钟选通电路的方法。
技术介绍
数字集成电路(IC)设计通常采用许多由时钟信号的边沿来周期性地定时的时钟选通电路，如触发器、闩锁器等。由于IC设计内存在很大数量(数千或数百万)的时钟选通电路，单个时钟信号驱动器通常不能直接将时钟信号提供给所有时钟选通电路。相反，利用具有一组布置成树形网络的缓冲器的全局时钟树来将时钟信号提供给各个时钟选通电路。所有由全局时钟树来定时的电路都被看作全局时钟选通电路。为了确保在电路设计的各个部分之间正确同步，每个时钟信号边沿都应在基本相同的时刻到达所有同步点。因此，对于时钟信号边沿沿全局时钟树通过的所有路径，时钟信号边沿从其源传送到任何时钟选通电路所需的时间应大致相同。时钟信号边沿通过全局时钟树从其源到达全局时钟选通电路所需的时间取决于多种因素，例如，路径中导线的长度、边沿必须经过的缓冲器数、每个缓冲器的切换延迟、在缓冲器级之间发生的时钟信号的衰减量以及每个缓冲器必须驱动的负载。因此，需要通过确保以下事项来平衡全局时钟树在任意两个树级之间的所有时钟信号路径都具有大致相似的长度和阻抗、处于全局时钟树的任意级的所有缓冲器都在全局时钟树的下一级驱动相同数目的缓冲器或全局时钟选通电路，以及在任何给定级上的所有缓冲器都具有相似的特性。一般而言，全局时钟树消耗相对大量的电力。全局时钟树通常造成IC设计的总功耗的大约30-60％。此外，全局时钟树的定时要求在管线级之间具有严格的边界，以便使所有逻辑都必须排列在边界上。因此，在当前管线级或在下一个管线级中提高性能的能力变成了与时钟边界锁定。本公开提供了一种用于减小IC设计的总体定时功耗的方法，以便可以在时钟管理中实现额外的灵活性。
技术实现思路
根据本专利技术的一个优选实施例，初始地对集成电路(IC)设计执行定时分析以便为所述IC设计内的所有全局时钟选通电路生成松弛时间(slack time)报告。根据在所述松弛时间报告中指示的它们各自的松弛时间，所有应被连接到局部地生成的时钟的全局时钟选通电路都被标识。在从全局时钟树断开连接之后，每个所述标识的全局时钟选通电路都被随后连接到局部地生成的时钟，所述局部地生成的时钟具有可与在所述松弛时间报告中指出的其松弛时间相比的时钟延迟。在以下详细的书面描述中，本专利技术的所有特征和优点将变得显而易见。附图说明当结合附图阅读时，通过参考以下对示例性实施例的详细说明，可以最佳地理解专利技术本身及其优选使用方式、进一步的目标和优点，这些附图是图1是用于将公共时钟信号输入提供给集成电路内的全局时钟选通电路的常规全局时钟树的方块图；图2是根据本专利技术的一个优选实施例的用于将全局时钟选通电路转换成局部时钟选通电路的方法的高级逻辑流程图；图3是根据本专利技术的一个优选实施例的连接到两个局部时钟选通电路的局部地生成的时钟的方块图；图4是根据本专利技术的一个优选实施例的用于判定全局时钟选通电路是否应被转换成局部时钟选通电路的方法的高级逻辑流程图；以及图5是其中结合了本专利技术的一个优选实施例的计算机系统的方块图。具体实施例方式现在参考附图，具体地说参考图1，其中示出了用于将公共时钟信号输入提供给集成电路(IC)内的时钟选通电路(如触发器或锁存器)的常规全局时钟树的方块图。如图所示，全局时钟树10包括一系列用来扇出从时钟信号源11生成的CLOCK信号的缓冲器12-13。通常，全局时钟树10被紧密地锁定到特定的频率并且在整个IC设计间具有实际上为零的抖动和时钟漂移。在图1所示的实施例中，两个第一级缓冲器12将CLOCK信号扇出到四个第二级缓冲器13，四个第二级缓冲器13又将该CLOCK信号扇出到三十二个接收器(sink)14。缓冲器级数、每级的缓冲器数以及每个缓冲器驱动的缓冲器或接收器数是设计选择的问题，其取决于诸如形成全局时钟树10的缓冲器的负载容量、被驱动的器件的输入阻抗、各级之间的路径阻抗和容许信号衰减之类的因素。IC设计的数字部分中的许多电路极少更改其逻辑状态，但将持续由高功率时钟树(如图1中的全局时钟树10)以同步方式在每个时钟周期上定时。此类操作在时钟分配和锁存器活动中增加了不必要的功耗。本专利技术允许将IC设计内某些不经常切换的全局时钟选通电路转换成局部时钟选通电路(即，使用局部地生成的延迟时钟)。通过减少IC设计内在高功率时钟树或全局时钟树上同时切换的电路数，功耗和芯片噪声可以被同时减小。尽管局部化的延迟时钟仍然将消耗电力，但是如果新的时钟拓扑(即，具有更小的全局时钟树和局部地生成的时钟电路的拓扑)比原先未修改的全局时钟树需要更少的电力，则可以实现总体功率的降低。减少与全局时钟树锁定的全局时钟选通电路数的另一个优点在于还可以减小在所述全局时钟树上驱动的全局时钟选通电路组的启动噪声。基本上，通过频谱扩展减小了同时噪声量，这是使用局部化的延迟定时的一个效果。现在参考图2，其中示出了根据本专利技术的一个优选实施例的用于将全局时钟选通(或同步)电路转换成局部时钟选通电路的方法的高级逻辑流程图。开始于方块21，使用被认为覆盖很广范围的正常运行条件的功能测试矢量来仿真具有多个全局时钟选通电路(如锁存器、触发器等)的同步IC设计。如果没有可用的功能测试矢量，则可以使用自动测试模式生成(ATPG)矢量来仿真同步IC设计。在任一情况下，使用所讨论的IC设计的仿真结果来形成逻辑电路。如方块22所示，然后对所述同步IC设计执行定时分析。如方块23所示，基于所述定时分析的结果，每个全局时钟选通电路根据其松弛时间被分类到相应的组中。出于本专利技术的目的，松弛时间被定义为包括全局时钟选通电路接收输入信号的时间裕量，以及全局时钟选通电路将输出信号传送到另一个电路的时间裕量。根据所述定时分析，每个全局时钟选通电路通常都可以被置于正松弛时间组或负松弛时间组之下。具有正松弛时间的全局时钟选通电路被定义为能够在IC设计规范下的分配时间之前完成其切换操作的全局时钟选通电路。然后，根据全局时钟选通电路落入的特定松弛时间范围，正松弛时间组中的每个全局时钟选通电路被进一步分类。对于具有正松弛时间的全局时钟选通电路，如方块24所示，执行过程以标识所有能够连接局部地生成的时钟的全局时钟选通电路。此过程将在图3中进一步详细地说明。如方块25所示，为每个松弛时间范围生成局部地生成的时钟。例如，1ns到10ns的松弛时间可以被分成三个范围，其中范围1为松弛时间从1到小于4ns，范围2为松弛时间从4到小于7ns，范围3为松弛时间从7到小于10ns(上述松弛时间同时包括输入和输出定时裕度)。为了适合所述三个松弛时间范围，三个局部地生成的时钟然后被生成，其中第一个时钟被设计成用于松弛时间范围1，第二个时钟被设计成用于松弛时间范围2，并且第三个时钟被设计成用于松弛时间范围3。如方块26所示，每个已经被标识以便连接到局部地生成的时钟的全局时钟选通电路然后被从全局时钟树断开连接，并且被连接到用于特定松弛时间范围(所述全局时钟选通电路落入其中)的局部地生成的时钟。例如，如果一个全局时钟选通电路已经被标识(从方块24)以本文档来自技高网...

【技术保护点】
一种用于将全局时钟选通电路转换成局部时钟选通电路的方法，所述方法包括：　　　　对集成电路（ＩＣ）设计执行定时分析以便为所述ＩＣ设计内的全局时钟选通电路生成松弛时间报告；　　　　根据所述松弛时间报告中指示的其松弛时间，标识将被连接到局部地生成的时钟的所述全局时钟选通电路中的一个全局时钟选通电路；以及　　　　将所述标识的全局时钟选通电路从全局时钟树断开连接并将所述标识的全局时钟选通电路连接到局部地生成的时钟，该时钟具有可与在所述松弛时间报告中指示的其松弛时间相比的时钟延迟。

【技术特征摘要】
US 2004-11-8 10/904,3971.一种用于将全局时钟选通电路转换成局部时钟选通电路的方法，所述方法包括对集成电路(IC)设计执行定时分析以便为所述IC设计内的全局时钟选通电路生成松弛时间报告；根据所述松弛时间报告中指示的其松弛时间，标识将被连接到局部地生成的时钟的所述全局时钟选通电路中的一个全局时钟选通电路；以及将所述标识的全局时钟选通电路从全局时钟树断开连接并将所述标识的全局时钟选通电路连接到局部地生成的时钟，该时钟具有可与在所述松弛时间报告中指示的其松弛时间相比的时钟延迟。2根据权利要求1的方法，其中所述方法还包括根据所述松弛时间报告中的其松弛时间，将所述全局时钟选通电路中的一个全局时钟选通电路分配到一个组。3.根据权利要求1的方法，其中所述方法还包括提供具有可与在所述松弛时间报告中指示的松弛时间相比的时钟延迟的所述局部地生成的时钟。4.根据权利要求1的方法，其中所述方法还包括在所述标识的全局时钟选通电路已被连接到所述局部地生成的时钟之后，再次对所述IC设计执行所述定时分析。5.根据权利要求1的方法，其中所述方法还包括判定全局时钟选通电路是否应被转换成局部时钟选通电路。6.根据权利要求5的方法，其中所述判定还包括利用逻辑电路网表、切换因子和切换因子阈值来判定全局时钟选通电路是否应被转换成局部时钟选通电路。7.根据权利要求6的方法，其中通过在所述全局时钟选通电路处存在的时钟切换总数和所述全局时钟选通电路的数据输入切换总数来生成所述切换因子。8.根据权利要求6的方法，其中所述切换因子阈值指示了用户希望将全局时钟选通电路转换成相应的局部时钟选通电路的切换活动的级别。9.一种驻留在计算机可用介质上的用于将全局时钟选通电路转换成局部时钟选通电路的计算机程序产品，所述计算机程序产品包括用于对集成电路(IC)设计执行定时分析以便为所述IC设计内的全局时钟选通电路生成松弛时间报告的程序代码装置；用于根据所述松弛时间报告中指示的其松弛时间，标识将被连接到局部地生成的时钟的所述全局时钟选通电路中的一个全局时钟选通电路的程序代码装置；以及用于将所述标识的全局时钟选通电路从全局时钟树断开连接并将所述标识的全局时钟选通电路连接到局部地生成的时钟的程序代码装置，所述时钟具有可与在所述松弛时间报告中指示的其松弛时间相比的时钟延迟。10.根据权利要求9的计算机程序产品，其中所述计算机程序产品还包括用于根据所述松弛时间报告中的其松弛时间，将所述全局时钟选通电路中的一个全局时钟选通电路分配到一个组的程序代码装置。11.根据权利要求9的计算机程序产品，其中所述计算机程序产品还包括用于提供具有可与在所述松弛时间报告中指示的松弛时间相比的时钟延迟的所述局部地生成的时钟的程序代码装置。12.根据权利要求9的计算机程序产品，其中所述计算机程序产品还包括用于在所述标识的全局时钟选通电路已被连接到所述局部地生成的时钟之后，再次对所述IC设计执行所述定时分析的程序代码装置。13.根据权利要求9的计算机程序产品，其中所述计算机程序产品还包括用于判定全局时钟选通电路是否应被转换成局部时钟选通电路的程序代码装置。14.根据权利要求13的计算机程序产品，其中所述用于判定的程序代码装置还包括用于利用逻辑电路网表、切换因子和切换因子阈值来判定全局...

【专利技术属性】
技术研发人员：ST文特罗内，AP哈尔，JA亚丹扎，IL文珀尔，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]