时钟发生器控制信号的控制电路制造技术

一种时钟发生器控制信号的控制电路，包括一输入电压端、一控制电压端、一输出电压端、一晶体管、一第一电阻与一第二电阻，所述第一电阻与第二电阻串接于所述输入电压端与地之间，所述第一电阻和第二电阻之间的节点连接至所述晶体管的基极，所述晶体管的发射极连接至所述控制电压端，所述晶体管的集电极连接至所述输入电压端和所述输出电压端，由所述输出电压端提供控制信号给所述时钟发生器。

【技术实现步骤摘要】

本专利技术涉及一种控制信号的控制电路，特别涉及一种计算机主机板上的时钟发生器控制信号的控制电路。
技术介绍
计算机主机板上有一产生时钟基准信号的时钟发生器。所述时钟发生器的工作状态由一VTT_PWRGD控制信号来控制，当VTT_PWRGD控制信号为高电平时，时钟发生器开始工作，当VTT_PWRGD控制信号为低电平时，时钟发生器不会工作。VTT_PWRGD控制信号的电平状态是由一个控制电路来决定的。图1为传统的时钟发生器控制信号的控制电路，其应用于Intel 865/915芯片组系列的主机板上。所述控制电路包括一晶体管Q1，一晶体管Q2。所述晶体管Q1的基极B1通过一电阻R3连接至一控制电压端Vccp，集电极C1通过一电阻R1连接至一输入电压端Vdc，集电极C1还与所述晶体管Q2的基极B2相连。所述晶体管Q2的集电极C2通过一电阻R2与所述输入电压端Vdc相连，所述晶体管Q1的发射极E1、晶体管Q2的发射极E2接地。所述晶体管Q2的集电极C2通过一电阻R4连接至输出电压端VTT_PWRGD，所述输出电压端VTT_PWRGD输出时钟发生器的控制信号。输入电压端Vdc为主机板上的供电电压端，其输入的电压值在3.3V左右。控制电压端Vccp为所述控制电路的控制电压端，当控制电压端Vccp有电压输入时，该电压的电压范围在1.1V至1.55V，当控制电压端Vccp无电压输入时，该电压值为0。所述控制电路的动作过程为当控制电压端Vccp有电压输入时，所述晶体管Q1导通，晶体管Q1的集电极C1为低电平，使晶体管Q2截止，输出电压端VTT_PWRGD为高电平；当控制电压端Vccp无电压输入时，所述晶体管Q1截止，晶体管Q1的集电极C1为高电平，使晶体管Q2导通，输出电压端VTT_PWRGD为低电平。从电路元器件成本考量，在不减少电路功效的前提下，主机板的电路设计趋向于使用数量更少、价格更低廉的电子元器件。因此，所述控制电路有简化设计的必要。
技术实现思路
鉴于以上
技术实现思路
，有必要提供一种能够产生时钟发生器控制信号的、成本低廉的控制电路。一种时钟发生器控制信号的控制电路，包括一输入电压端、一控制电压端、一输出电压端、一晶体管、一第一电阻与一第二电阻，所述第一电阻与第二电阻串接于所述输入电压端与地之间，所述第一电阻和第二电阻之间的节点连接至所述晶体管的基极，所述晶体管的发射极连接至所述控制电压端，所述晶体管的集电极连接至所述输入电压端和所述输出电压端，由所述输出电压端提供控制信号给所述时钟发生器。相对于传统技术，所述时钟发生器控制信号的控制电路在电子元器件的使用上减少了一个晶体管，节约了所述控制电路的成本，并且能实现传统技术同样的功效。附图说明图1为传统的时钟发生器控制信号的控制电路。图2为本专利技术较佳实施方式的时钟发生器控制信号的控制电路图。具体实施方式下面结合附图说明本专利技术时钟发生器控制信号的控制电路的较佳实施例。图2为本专利技术较佳实施方式的时钟发生器控制信号的控制电路图。所述控制电路包括一晶体管Q3，第一电阻R10、第二电阻R11、第三电阻R12、第四电阻R13、第五电阻R14，一控制电压端Vccp、一输入电压端Vdc，一输出电压端VTT_PWRGD。所述第一电阻R10、第二电阻R11串联于输入电压端Vdc与地之间。所述晶体管Q3的基极B3连接至第一电阻R10与第二电阻R11之间的节点，所述晶体管Q3的发射极E3通过所述第三电阻R12连接至所述控制电压端Vccp，所述晶体管Q3的集电极C3通过所述第四电阻R13连接至所述输入电压端Vdc。所述晶体管Q3的集电极C3再通过所述第五电阻R14连接至输出电压端VTT_PWRGD。所述第三电阻R12、第四电阻R13为保护所述晶体管Q3的限流电阻，第五电阻R14为输出电压端VTT_PWRGD的限流电阻。当控制电压端Vccp有电压输入时，晶体管Q3的基极B3与发射极E3的电压差小于晶体管Q3的导通压降，而令晶体管Q3截止，故输出电压端VTT_PWRGD的电压等于所述输入电压端Vdc的电压Vin(所述电压Vin的值为3.3V)，呈高电平。当控制电压端Vccp没有电压输入时，晶体管Q3的基极B3与发射极E3的电压差大于晶体管Q3的导通压降，而令晶体管Q3导通，输出电压端VTT_PWRGD的电压Vout与输入电压端Vdc的电压Vin的关系满足以下关系Vout=R12×VinR12+R13]]>从上述关系式可知，欲令Vout呈低电平，第三电阻R12的阻抗值相对R13应当设得较低。本专利技术较佳实施方式中第四电阻R13取值10K欧姆，第三电阻R12取值330欧姆，而Vin为3.3V，可得出Vout为0.1V。故控制电压端Vccp没有电压输入时，输出电压端VTT_PWRGD呈低电平。如前所述，控制电压端Vccp有电压输入时，该电压的电压值在1.1V至1.55V范围内变化。在此变化范围内要使晶体管Q3可靠的截止，即令晶体管Q3的基极B3与发射极E3的电压差总是小于晶体管Q3的导通压降，就必须使控制电压端Vccp输入的电压最低(1.1V)时，晶体管Q3的基极B3与发射极E3的电压差也小于晶体管Q3的导通压降。本专利技术较佳实施方式中晶体管Q3的导通压降为0.65V，R10取值10K欧姆，R11取值8.2K欧姆，可以满足上述要求。本文档来自技高网...

【技术保护点】
一种时钟发生器控制信号的控制电路，包括一输入电压端、一输出电压端、一控制电压端、一晶体管及一第一电阻，所述晶体管的集电极连接至所述输入电压端和所述输出电压端，由所述输出电压端提供控制信号给所述时钟发生器，其特征在于：所述控制电路还包括一第二电阻，所述第一电阻与所述第二电阻串接于所述输入电压端与地之间，所述第一电阻和所述第二电阻之间的节点连接至所述晶体管的基极，所述晶体管的发射极连接至所述控制电压端。

【技术特征摘要】
1.一种时钟发生器控制信号的控制电路，包括一输入电压端、一输出电压端、一控制电压端、一晶体管及一第一电阻，所述晶体管的集电极连接至所述输入电压端和所述输出电压端，由所述输出电压端提供控制信号给所述时钟发生器，其特征在于所述控制电路还包括一第二电阻，所述第一电阻与所述第二电阻串接于所述输入电压端与地之间，所述第一电阻和所述第二电阻之间的节点连接至所述晶体管的基极，所述晶体管的发射极连接至所述控制电压端。2.如权利要求1所述的时钟发生器控制信号的控制电路，其特征在于所述晶体管的发射极与所述控制电压端之间还接有一第三电阻。3.如权利要求1所述的时钟发生器控制信号的控制电路，其特征在于...

【专利技术属性】
技术研发人员：乐昆，
申请(专利权)人：鸿富锦精密工业深圳有限公司，鸿海精密工业股份有限公司，
类型：发明
国别省市：94[中国|深圳]