信息处理设备和信息处理方法技术

提供一种信息处理设备，其中将有效的初始程序传送至ＲＡＭ，同时避开在低可靠存储设备（例如ＮＡＮＤ型闪速存储器等设备）中存在的无效块。管理信息存储部分２９存储指示第一存储设备３１中的无效块的位置的管理信息３０。当信息处理设备１通电时，控制传送确定部分２０根据管理信息３０从第一存储设备１１的有效块中读取ＢＳＰ２６，并将所述ＢＳＰ２６传送至第二存储设备３２。因此，可以避免读取存在于第一存储设备３１中的无效块。

【技术实现步骤摘要】

本专利技术涉及一种。更特别地，本专利技术涉及用于通过执行存储在存储设备中(例如NAND型闪速存储器等)的程序来执行系统引导的，所述存储设备可能原先就包含无效块也可能以后出现无效块。
技术介绍
闪速存储器大致可以分为NOR型和NAND型。与NAND型闪速存储器相比，NOR型闪速存储器的优点是可以逐字节地进行随机存取，但是缺点是昂贵并且封装密度低。另一方面，NAND型闪速存储器是一种如果无效块的比例小于或等于预定值则可以接受无效块的存储器。因此，当向NAND型闪速存储器写入数据或从中读取数据时，需要对无效块的位置进行管理。此外，NAND型闪速存储器仅可以被顺序地存取，并且在读取操作之后需要错误检测/纠正处理。尽管有这一缺点，但是与NOR型闪速存储器相比，NAND型闪速存储器的优点是比较便宜，并且具有较高的封装密度。存在一种已知的信息处理设备，其使用具有这种优点的NAND型闪速存储器作为用于存储在系统引导期间执行的初始程序的存储设备。在这种传统的信息处理设备中，为了执行存储在诸如NAND型闪速存储器这样的低可靠性存储器中的程序，一开始，相对于系统中的低可靠性存储器的接口部分将初始程序从低可靠性存储器传送至RAM，之后，释放系统CPU的复位。接着，在释放复位之后，CPU根据初始程序将主程序从低可靠性存储器传送至RAM。在完成主程序的传送之后，CPU将处理转移至RAM中的主程序，之后执行RAM中的主程序(例如日本专利特开平公开No.2003-271391(第7页，附图2))。在上述传统的信息处理设备中，当在系统引导期间将初始程序从NAND型闪速存储器传送到RAM时，不能够避开NAND型闪速存储器中的无效块。因此，为了避开无效块，可以在系统引导期间逐块地从存储初始程序的块中读取数据，并且在读取数据的时候，可以使用块的校验符号来确定每个块是否是无效块。在此情况下，将计算的校验符号与校验符号的期望值进行比较，当计算的校验符号与期望值不匹配时，确定被如此检查的块是无效的。然而，当检测到无效块时，需要停止启动过程，或者重新从其它块传送初始程序，从而导致时间效率低下。校验符号，例如ECC等，对于具有预定数量或更多比特的错误是无效的。因此，当在校验单元中存在预定数量或更多比特的无效数据时，所述无效数据可能被错误地确定为有效数据。在此情况下，很可能将损坏的初始程序从NAND型闪速存储器传送至RAM，并由CPU执行。
技术实现思路
因此，本专利技术的一个目的是提供一种，所述设备和方法可以将有效的初始程序传送给RAM，同时避开存在于诸如NAND型闪速存储器等的低可靠性存储设备中的无效块。本专利技术的另一个目的是提供一种，所述设备具有关于无效块的高度可靠的管理信息，并且可以容易地检测该管理信息本身的故障，所述无效块存在于存储初始程序的存储设备中。本专利技术的又一个目的是提供一种，该设备和方法能够减少启动系统所需的时间及制造成本。本专利技术的第一个方面涉及一种用于使用存储在非易失性存储设备中的程序执行系统引导的信息处理设备。该信息处理设备包括第一存储设备，其包含有效块和无效块，并提前以非易失性的方式存储用于执行系统引导的程序；第二存储设备；管理信息存储部分，其以非易失性的方式存储指示包含在第一存储设备中的无效块的位置的管理信息；传送设备，用于根据所存储的管理信息从第一存储设备向第二存储设备传送程序；CPU，用于通过执行由第二存储设备传送的程序来执行系统引导；以及CPU控制设备，用于禁止CPU的操作直到所述程序被传送设备完全传送完。本专利技术的第二个方面涉及一种用于信息处理设备的信息处理方法，该信息处理设备包括包含有效块和无效块并提前以非易失性的方式在有效块中存储用于执行系统引导的程序的第一存储设备，第二存储设备，指示存在于第一存储设备中的无效块的位置的管理信息，以及CPU。所述信息处理方法包括程序传送步骤，该步骤包含传送确定步骤和传送步骤，所述传送确定步骤用于根据所述管理信息将第一存储设备的有效块设置成程序的传送源，所述传送步骤用于将所述程序从设置的传送源传送到第二存储设备；CPU禁止步骤，用于禁止CPU的操作直到完成程序传送步骤；以及系统引导步骤，在该步骤中，CPU执行传送至第二存储设备的程序以执行系统引导。根据本专利技术的信息处理设备，当在系统引导之前传送初始程序时，使用有关无效块的管理信息来避免访问无效块，从而使得可以安全快速地执行系统引导，而不会读取或传送无效的初始程序。此外，可以在诸如NAND型闪速存储器等的低可靠性存储器中提供管理信息，而不必使用诸如ROM等的高可靠性的存储器，从而能够减少系统的开销。此外，通过检测在重写管理信息时出现的故障，可以使用高可靠性的管理信息，从而能够以高成功率启动系统。通过以下结合附图对本专利技术的详细说明，本专利技术的这些及其他目的、特征、方面和优点将变得更加显而易见。附图说明附图1是说明根据本专利技术第一实施例的信息处理设备的结构的框图； 附图2是说明在NAND型闪速存储器中的块与页之间关系的示图；附图3是说明附图1的引导程序(boot strap program，BSP)的结构的框图；附图4是说明在附图1的信息处理设备中的管理信息的典型格式的示图；附图5是说明附图1的传送确定部分的典型控制过程的流程图；附图6是说明由附图1的信息处理设备中的CPU执行的典型的引导过程的流程图；附图7是说明根据本专利技术的第二实施例的信息处理设备的结构的框图；附图8是说明附图7的传送确定部分的典型控制过程的流程图；附图9是说明根据本专利技术的第三实施例的信息处理设备的结构的框图；附图10是说明根据本专利技术的第四实施例的信息处理设备的结构的框图；附图11是说明根据本专利技术的第五实施例的信息处理设备的结构的框图；附图12是说明根据本专利技术的第六实施例的信息处理设备的结构的框图；附图13是说明附图12的多数裁定原则确定部分的典型控制过程的流程图；附图14是说明根据本专利技术的第七实施例的信息处理设备的结构的框图；附图15是说明附图14的第一至第三管理信息的实例的示图；附图16是说明附图14的代比较部分的典型控制过程的流程图；附图17是说明根据本专利技术的第八实施例的信息处理设备的结构的框图；附图18是说明附图17的代比较部分的典型控制过程的流程图；附图19是说明根据本专利技术的第九实施例的信息处理设备的结构的框图；附图20是说明附图19的代比较部分的典型控制过程的流程图；附图21是说明根据本专利技术的第十实施例的信息处理设备的框图；附图22是说明附图21的代比较部分的典型控制过程的流程图；附图23是说明根据本专利技术的第十一实施例的信息处理设备的结构的框图；附图24是说明附图23的代比较部分的控制过程的流程图；附图25是说明根据本专利技术的第十二实施例的信息处理设备的结构的框图；附图26A是说明附图25的信息通知终端的典型结构的示图；附图26B是说明附图25的信息通知存储部分的典型结构的示图；附图27是说明根据本专利技术的第十三实施例的信息处理设备的结构的框图；附图28是说明附图27的代比较部分的典型控制过程的流程图；附图29是说明根据本专利技术的第十四实施例的信息处理设备的结构的框图；附图30是说明由附图29的CPU执行的典型的管理信息的写入操作的流程图；附图31是说明附图29的有效信本文档来自技高网...

【技术保护点】
一种信息处理设备，用于使用存储在非易失性存储设备中的程序来执行系统引导，所述信息处理设备包括：第一存储设备，包含有效块和无效块，并且事先以非易失性的方式存储用于执行系统引导的程序；第二存储设备；管理信息存储部分，用于 以非易失性的方式存储指示包含在所述第一存储设备中的无效块的位置的管理信息；传送设备，用于根据所述存储的管理信息，将所述程序从所述第一存储设备传送到所述第二存储设备；ＣＰＵ，用于通过执行由所述第二存储设备传送的程序来执行系统引 导；以及ＣＰＵ控制设备，用于禁止所述ＣＰＵ的操作，直到所述程序被所述传送设备完全传送。

【技术特征摘要】
JP 2005-3-29 096191/20051.一种信息处理设备，用于使用存储在非易失性存储设备中的程序来执行系统引导，所述信息处理设备包括第一存储设备，包含有效块和无效块，并且事先以非易失性的方式存储用于执行系统引导的程序；第二存储设备；管理信息存储部分，用于以非易失性的方式存储指示包含在所述第一存储设备中的无效块的位置的管理信息；传送设备，用于根据所述存储的管理信息，将所述程序从所述第一存储设备传送到所述第二存储设备；CPU，用于通过执行由所述第二存储设备传送的程序来执行系统引导；以及CPU控制设备，用于禁止所述CPU的操作，直到所述程序被所述传送设备完全传送。2.如权利要求1所述的信息处理设备，其中，所述传送设备包括所述管理信息存储部分。3.如权利要求1所述的信息处理设备，其中，所述管理信息存储在所述第一存储设备的预定的有效块中，所述传送设备包括管理信息获取部分，用于获取所述管理信息；以及传送确定部分，用于根据所述获取的管理信息确定所述第一存储设备的存储所述程序的块是否有效，以及所述传送设备响应来自所述传送确定部分的指令传送所述程序。4.如权利要求3所述的信息处理设备，其中，所述传送设备还包括位置信息存储部分，用于存储指示所述第一存储设备中的所述管理信息的存储位置的位置信息，以及所述管理信息获取部分根据所述存储的位置信息从所述第一存储设备获取所述管理信息。5.如权利要求4所述的信息处理设备，其中，存储在所述位置信息存储部分中的位置信息被所述CPU重写。6.如权利要求5所述的信息处理设备，其中，与所述管理信息的重写相结合地，由所述CPU对存储在所述位置信息存储部分中的所述位置信息进行更新。7.如权利要求3所述的信息处理设备，其中，所述第一存储设备存储多段管理信息，并且所述管理信息获取部分根据从外部输入的选择信息获取所述多段管理信息中的一段。8.如权利要求7所述的信息处理设备，其中，所述传送设备还包括位置信息计算部分，用于根据所述选择信息计算指示所述第一存储设备中的所述管理信息的存储位置的位置信息。9.如权利要求8所述的信息处理设备，其中，所述第一存储设备存储多段相同的管理信息，并且当使用所述多段相同的管理信息中的一段并且系统引导失败时，所述传送设备使用根据所述选择信息选择的所述多段相同的管理信息中的另一段来传送所述程序。10.如权利要求8所述的信息处理设备，其中，所述第一存储设备存储多个互不相同的程序，提供对应于所述各个程序的多段管理信息，以及所述传送设备根据所述选择信息切换所述管理信息。11.如权利要求3所述的信息处理设备，其中，所述第一存储设备存储多段具有相同内容的管理信息，所述传送设备包括多数裁定原则确定部分，用于根据多数裁定原则为每个块选择所述多段管理信息的值中的一个，并将所述选中的值提供给所述传送确定部分。12.如权利要求11所述的信息处理设备，其中，当检测到由所述多段管理信息中的总数的一半或更多的管理信息拥有的值时，所述多数裁定原则确定部分确定该值为所述管理信息。13.如权利要求3所述的信息处理设备，其中，所述第一存储设备存储多段具有相同内容的管理信息，所述管理信息获取部分按照与所述多段管理信息的写入顺序相同的顺序读取所述多段管理信息，所述传送设备还包括代比较部分，用于将第一次读取的管理信息与另一段管理信息进行比较，并且当所述第一次读取的管理信息与所述另一段管理信息相同时，确定所述第一次读取的管理信息为最新一代的管理信息，并将所述已被确定为最新一代的管理信息提供给所述传送确定部分。14.如权利要求13所述的信息处理设备，其中，所述第一存储设备还包括多个由比特序列构成的更新标签，其中，当更新所述更新标签时，将不同于以前的值的值分配给所述更新标签，所述传送设备还包括更新标签获取部分，用于按照与所述多段管理信息的写入顺序相同的顺序更新所述更新标签，以及所述代比较部分根据所述更新标签确定所述管理信息。15.如权利要求14所述的信息处理设备，其中，所述传送设备还包括更新标签存储部分，用于以非易失性的方式存储更新所述管理信息时使用的更新标签，作...

【专利技术属性】
技术研发人员：寺井准一，山本泰宜，隅田圭三，三野吉辉，时本芳则，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]