用于优化电子电路的测试和配置吞吐量的系统和方法技术方案

一种用于使在电子电路和系统的制造过程中的测试和配置的吞吐量最大化的系统和方法。该系统采用具有灵活的并行测试结构的测试器（３０２），所述灵活的并行测试结构具有可以容纳所选数量的在测单元或ＵＵＴ（３０４．１、３０４．２、３０４．ｎ）的可扩展资源。可将并行测试结构配置成接受ＵＵＴ的分组或分区，由此使得系统能够获得最优或最大可实现的ＵＵＴ的测试和配置的吞吐量。该系统通过计算出将要进行并行测试／配置的ＵＵＴ的期望数量Ｎ来确定最优或最大可实现的吞吐量。并行测试或配置该期望数量的ＵＵＴ允许使处理时间与测试和配置时间平衡，由此获得最大可实现的吞吐量。

【技术实现步骤摘要】
【国外来华专利技术】相关申请的交叉参考本申请要求于2003年7月23日提交的名称为“用于优化电子电路的测试和配置吞吐量(configuration throughput)的系统和方法”的美国临时专利申请No.60/489,312的优先权。关于联邦政府赞助的研究或开发的陈述专利技术背景本申请通常涉及电子电路和系统的制造，尤其涉及实现电子电路(例如，集成电路(IC))、印制电路板(PCB)、以及电子分组件和系统的测试和配置吞吐量的提高的系统和方法。本公开的系统和方法采用利用平行测试结构的测试器资源(例如计算机和控制器)。此外，所公开的系统和方法用于计算将要并行测试和/或配置的单元(例如，IC或PCB)的最佳数量，由此允许制造商获得最大的测试和配置吞吐量以及最大限度地利用测试器资源。近些年来，测试和配置电子电路和系统的成本显著增加。促成较高的测试和配置成本的一个因素是对诸如FLASH的可编程存储器以及诸如复杂可编程逻辑器件(CPLD)和场可编程门阵列(FPGA)的可编程逻辑器件的使用的增加。另一个起作用的因素是这些可编程器件的尺寸和复杂性的增高。这些因素导致通常在制造期间被编程到IC、PCB、和电子系统中的配置数据的数量增加。结果，增加了对这种配置数据进行编程所需要的时间，由此增加了制造和终端产品的成本，这通常会被转嫁到消费者身上。促成较高的产品成本的又一个因素是制造测试次数的持续增加。通常在制造和组装后测试电子产品以确保没有将缺陷引入到制造工艺中。由于这些电子产品不断地提供更多的特色、更高的性能和减小的尺寸，所以用于制造这些产品的IC和PCB已经变得更加复杂且更加高度集成。这导致测试数据量的增加和生产测试次数的增加，这进一步增加制造和终端产品的成本。IC、PCB以及电子分组件和系统的测试和配置通常为自动的以有助于生产制造。这种自动化操作以自动测试设备(ATE)和用于在测单元(UUT)的自动处理装置(handler)的形式加速生产并减少劳动成本。例如，诸如封装IC和PCB的UUT可以在制造工艺期间采用ATE和自动处理装置。每一个ATE通常采用将UUT自动装载到ATE上的测试夹具中的专用处理装置，所述ATE然后对UUT进行测试和/或配置。在测试和配置UUT之后，自动处理装置将UUT从ATE中卸载下来，并将新的UUT装载到ATE的测试夹具中，用于随后的测试和配置。通常被成为测试单元的处理装置-测试器对继续装载、测试/配置、以及卸载UUT的这一过程。处理装置操作UUT进行测试/配置所需要的时间，即用于装载和卸载UUT所需要的时间通常被称之为“分步进给时间(index time)”。自动处理装置从已经通过测试的UUT中拣选出测试不合格的UUT所需的时间被称为“拣选时间”。拣选过程通常仅涉及对不合格的UUT做标记。例如，在晶片测试期间，可以用墨点来对不合格的管芯做标记。在其他的拣选技术中，测试单元可以“绘制”出合格/不合格的结果，并将该绘图记录到计算机上，用于随后的脱机拣选。相应地，与分步进给(index)、测试、或配置时间相比，拣选时间通常是不显著的，因为它容易被掩盖(mask)从而生产线的吞吐量和测试器的利用不会受到拣选方法的不当影响。即使采用自动处理装置和测试器，制造商通常采用额外的技术来提高包括成组测试和配置以及其中并行测试和配置多个UUT的多位(multi-site)测试的测试和配置吞吐量。这样，可以以与单个单元相同的时间量来测试和配置多个UUT，由此减小有效的每个单元的测试/配置时间。这些技术可以提高吞吐量，特别是当分步进给时间远远短于每个单位的测试和配置时间时。然而，即使当采用大规模并行测试技术时，仅增加被并行测试和配置的UUT的数量不总是足以达到期望的吞吐量水平。此外，并行测试不总是导致最高可实现的吞吐量水平。而且，常规的并行测试技术就成本来说通常是不容许的。虽然可以使用常规的测试器用于成组的和多位的测试和配置，但是这些测试器通常在能够并行测试和配置的单元数量方面受到限制。这种限制是在测试器结构中所固有的，这取决于单独的测试器通道以及与提供多位测试所需的并行性的这些通道有关的图形存储器(pattern memory)。由于通道和存储器受这些测试器结构中的数量和容量的限制，所以限制了能够被同时测试和配置的单元的数量。取决于UUT的要求和测试器的限制，常规的测试器通常仅能够并行测试2到1024个单元。同样地，常规的测试器结构对于并行测试来说不是可容易升级的，且因此它们的成本通常随着对并行性和测试器资源的需求的增加而上升得非常高。附图说明图1a示出配置成执行成组测试和配置的常规ATE或个人计算机(PC)系统100a。如图1a所示，有4个连接到单个ATE或个人计算机(PC)102的UUT 106.1-106.4。UUT 106.1-106.4中的每一个为相同类型，即它们相对于它们的设计和预期的功能性为相同电路(IC或PCB)，并且每个UUT 106.1-106.4具有相同数量的输入和输出。在成组配置中，UUT输入IN0、IN1、IN2和IN3中的每一个进行总线传输并源于ATE或PC 102。因此ATE或PC系统100a提供与IN0、IN1、IN2和IN3输入相对应的输出，其连接到相应的UUT 106.1-106.4的输入IN0、IN1、IN2和IN3。因此ATE或PC 102同时为四个UUT106.1-106.4中的每一个提供输入数据使得所有UUT接收相同的测试数据作为输入。用于UUT 106.1-106.4的输入的这种总线传输结构提供了需要较少的测试器通道来控制UUT的输入的优点。然而，存在的缺点是单个的UUT不能接收与其他UUT 106.1-106.4不同的测试数据。例如，如果需要将唯一的序列号编程到UUT 106.1-106.4中的每一个中，则采用图1a的成组测试配置是不可能实现的。为了允许UUT 106.1-106.4中的一个接收与其他UUT 106.1-106.4不同的测试数据，每个UUT的单个输入通常必须由分离的测试器通道来控制，如在图1b的多位测试配置中所示。然而，由于PCB和IC可以具有成百甚至上千的输入和输出，所以即使对于较少量的UUT，输入/输出的数量会迅速地超出可利用的测试器通道的数量。当利用图1a-1b的上述方法中的任何一个时，另一个考虑是由于测试器的管脚电子组件的驱动限制使得ATE或PC 102仅能够驱动有限数量的负载(即UUT)。同样，图1a-1b的成组测试和多位测试配置不是可容易扩展的，因此通常的情况是采用这些测试器配置仅能并行测试和配置较少、有限数量的UUT。图1a-1b还分别示出从UUT 106.1-106.4的输出到用于成组测试和多位测试的ATE或PC 102的连接。如图1a-1b所示，UUT的输出并不是进行总线传输，而是单独地连接到ATE或PC 102的单个测试器通道。不能将多个输出连接在一起，因为连接应该使输出驱动相反的逻辑值。另外，将每一个输出单独地连回到ATE或PC 102能够使测试器在测试或配置期间检测每一个UUT的响应，并确定哪一个UUT 106.1-106.4已经通过了或没通过测试/配置。因此需要用于每一个UUT的每一输出的回到ATE或PC 102的专用输出线。在图1本文档来自技高网...

【技术保护点】
一种用于测试或可编程配置多个电子电路的系统，包括：第一子系统，其包括第一测试总线，和耦合到所述第一总线并且可耦合到多个第一电子电路的多个第一可寻址测试控制器，所述第一电路分别经由所述第一可寻址控制器可通信地可耦合到第 一总线；第二子系统，其包括第二测试总线，和耦合到所述第二总线并且可耦合到多个第二电子电路的多个第二可寻址测试控制器，所述第二电路分别经由所述第二可寻址控制器可通信地可耦合到第二总线；电子电路处理设备，被配置成 分别将所述第一和第二电路装载到与所述第一和第二子系统相对应的第一和第二组的测试夹具中，并且从所述第一和第二组的测试夹具中卸载所述第一和第二电路；以及测试控制器，分别通过所述第一和第二总线耦合到所述第一和第二子系统，该测试控制器可用于 分别经由所述第一和第二子系统将输入数据提供给所述第一和第二电路，并且分别经由所述第一和第二子系统从所述第一和第二电路中接收输出数据，用于测试或配置所述电路，其中该测试控制器用于测试或配置与所述第一和第二子系统中的一个相对应的电路，同 时所述处理设备卸载和装载与所述第一和第二子系统中的另一个相对应的电路，并且其中测试或配置所述电路所需的时间基本上等于卸载和装载所述电路所需的时间。...

【技术特征摘要】
【国外来华专利技术】US 2003-7-23 60/489,3121.一种用于测试或可编程配置多个电子电路的系统，包括第一子系统，其包括第一测试总线，和耦合到所述第一总线并且可耦合到多个第一电子电路的多个第一可寻址测试控制器，所述第一电路分别经由所述第一可寻址控制器可通信地可耦合到第一总线；第二子系统，其包括第二测试总线，和耦合到所述第二总线并且可耦合到多个第二电子电路的多个第二可寻址测试控制器，所述第二电路分别经由所述第二可寻址控制器可通信地可耦合到第二总线；电子电路处理设备，被配置成分别将所述第一和第二电路装载到与所述第一和第二子系统相对应的第一和第二组的测试夹具中，并且从所述第一和第二组的测试夹具中卸载所述第一和第二电路；以及测试控制器，分别通过所述第一和第二总线耦合到所述第一和第二子系统，该测试控制器可用于分别经由所述第一和第二子系统将输入数据提供给所述第一和第二电路，并且分别经由所述第一和第二子系统从所述第一和第二电路中接收输出数据，用于测试或配置所述电路，其中该测试控制器用于测试或配置与所述第一和第二子系统中的一个相对应的电路，同时所述处理设备卸载和装载与所述第一和第二子系统中的另一个相对应的电路，并且其中测试或配置所述电路所需的时间基本上等于卸载和装载所述电路所需的时间。2.根据权利要求1所述的系统，其中N＝第一电路的数量、与第一电路的数量相等的第二电路的数量，TC＝测试或配置N个电路所需的时间，U＝卸载每一个电路所需的时间，L＝装载每一个电路所需的时间，以及其中N＝对[TC/(U+L)]的向上取整。3.根据权利要求1所述的系统，其中N＝第一电路的数量、与第一电路的数量相等的第二电路的数量，TCP＝执行多达N个电路的并行测试或配置所需的时间，TS＝执行多达N个电路的顺序测试所需的时间，CS＝执行多达N个电路的顺序配置所需的时间，U＝卸载每一个电路所需的时间，L＝装载每一个电路所需的时间，以及其中N＝对[TCP/(U+L-TS-CS)]的向上取整。4.一...

【专利技术属性】
技术研发人员：克里斯托弗J克拉克，迈克尔里凯蒂，
申请(专利权)人：英特泰克公司，
类型：发明
国别省市：US[美国]