一种异步数据缓存装置制造方法及图纸

本发明专利技术公开了一种异步数据缓存装置，用于缓存由系统一向系统二传输的数据，所述系统一的工作频率低于系统二的工作频率，包括：存储模块，由两个单端口存储器组成，用于交替执行数据的读／写操作；同步控制模块，用于控制所述两个存储器中的一个进行写操作，另一个进行读操作；多路选择模块，用于在所述同步控制模块的控制下选择输出所述用于进行读操作的存储器的输出数据至所述系统二。本发明专利技术还公开了另一种异步数据缓存装置，用于缓存由所述系统二向系统一传输的数据。应用本发明专利技术的缓存装置，能节约电路面积、简化电路设计，并且能有效避免数据丢失，可以广泛应用于异步时钟系统之间的数据缓存领域中。

【技术实现步骤摘要】

本专利技术涉及数据传输领域，特别涉及异步数据缓存装置。
技术介绍
当两个系统工作频率一致时即同步时，系统之间数据传输的实现相对简单；当两个系统工作频率不一致时，即其时钟不同时，数据传输一般采用异步先进先出存储器即异步FIFO实现。异步FIFO是一种先进先出的电路，用来存储、缓存在两个异步时钟系统之间传输的数据。一般在异步FIFO中应用双端口的SRAM，对面积的占用很大，特别是在芯片设计中，占用面积过大会造成成本的增加。同时，较高工作频率的系统如嵌入式DSP已经越来越多的被应用到主系统中，且DSP主要用于大量数据的计算，因此主系统与嵌入式DSP之间的数据传输对于整个系统的重要性也越来越大，所以在异步时钟系统之间实现数据传输时能够节约电路面积成了亟待解决的问题。此外，在异步电路中，由于时钟之间的周期和相位完全独立，因而数据的丢失概率不为零。对于声音处理芯片来说，数据流失可能造成声音的跳跃；对于图像处理芯片来说，可能会造成图像的断续，因而影响到听觉或视觉效果。
技术实现思路
针对上述问题，本专利技术的目的就是提供一种能够减小电路面积的异步数据缓存装置。因此本专利技术提出了一种异步数据缓存装置，用于缓存由系统一向系统二传输的数据，所述系统一的工作频率低于系统二的工作频率，包括存储模块、多路选择模块及同步控制模块；所述存储模块由两个单端口的存储器组成，用于交替执行数据的读/写操作；所述同步控制模块，用于根据来自所述系统一的写操作命令控制所述两个存储器中的一个进行写操作，并根据来自所述系统二的读操作命令控制所述两个存储器中的另一个进行读操作；所述多路选择模块，用于在所述同步控制模块的控制下选择输出所述用于进行读操作的存储器的输出数据至所述系统二。优选地，所述同步控制模块中包括满中断产生单元，用于在所述存储模块中的用于写操作的存储器被写满数据时，产生一满中断信号发送给所述系统二。进一步地，所述同步控制模块还包括一个数据量设置单元，用于设定向所述存储模块中的用于写操作的存储器一次写入的数据量，及从所述存储模块中的用于读操作的存储器中一次读取的数据量，所述满中断产生单元根据所述数据量设置单元设定的数据量，判断执行写操作的存储器是否被写满，而产生满中断信号。进一步地，所述同步控制模块中还包括读使能信号保持单元，用于根据所述读使能信号产生一个保持信号，在存储器中数据被读取的过程中保持读使能信号有效。进一步地，所述装置接收的数据来源是所述系统一中的两个数据来源，在所述装置中还包括数据源同步控制单元，用于协调所述两个数据源的输入，并且根据接收到的写使能信号，产生与所述系统二的工作频率同步的写入数据有效信号。优选地，所述系统二为嵌入式DSP，所述系统一为工作频率低于所述嵌入式DSP的工作系统。优选地，所述存储器为SRAM、SDRAM或FLASH。优选地，所述同步控制模块中包括由两个计数器组成的地址发生电路，其中一个计数器用于根据写操作命令产生所述存储模块写操作所需的写地址，另一个计数器用于根据读操作命令产生所述存储模块读操作所需的读地址。本专利技术还公开了另一种异步数据缓存装置，用于缓存系统二向系统一传输的数据，所述系统一的工作频率低于系统二的工作频率，包括存储模块、多路选择模块及同步控制模块；所述存储模块由两个单端口的存储器组成，用于交替执行数据的读/写操作；所述同步控制模块，用于根据来自所述系统二的写操作命令控制所述两个存储器中的一个进行写操作，并根据来自所述系统一的读操作命令控制所述两个存储器中的另一个进行读操作；所述多路选择模块，用于在所述同步控制模块的控制下选择输出所述用于进行读操作的存储器的输出数据至所述系统一。优选地，所述同步控制模块包括一空中断产生单元，用于在所述存储模块中的用于读操作的存储器中的数据被读空后，产生一空中断信号发送给所述系统二。进一步地，所述同步控制模块还包括一个数据量设置单元，用于设定向所述存储模块中的用于写操作的存储器一次写入的数据量，及从所述存储模块中的用于读操作的存储器中一次读取的数据量，所述空中断产生单元根据所述数据量设置单元设定的数据量，判断执行写操作的存储器是否被读空，而产生空中断信号。优选地，所述系统二为嵌入式DSP，所述系统一为工作频率低于所述嵌入式DSP的工作系统。优选地，所述存储器为SRAM、SDRAM或FLASH。优选地，所述同步控制模块中包括由两个计数器组成的地址发生电路，其中一个计数器用于根据写操作命令产生存储模块写操作所需的写地址，另一个计数器用于根据读操作命令产生存储模块读操作所需的读地址。本专利技术为两个异步系统之间的数据传输提供了异步数据缓存装置，第一种用于缓存从较低工作频率的系统向较高工作频率的系统传输的数据，第二种用于缓存从较高工作频率的系统向较低工作频率的系统传输的数据。所述两种缓存装置都包括由两个单端口存储器组成的乒乓结构存储模块，相比双端口存储器可以节约面积；另外，第一种装置利用满中断控制高频工作系统从所述存储器中读取数据，第二种装置则利用空中断控制高频工作系统向所述存储器写入数据，另外，两种装置都可以设置写入存储器及从存储器读出的数据量，从而可以有效避免数据的丢失；另外，与应用FIFO作为缓存装置时一般需要FIFO空和FIFO满两个控制信号来读/写数据相比，本专利技术的缓存装置可以只利用满或空中断信号来控制高频工作系统进行读或写数据，同时两片单端口存储器使用相同的地址发生器，因此电路相对简单。附图说明图1为系统向DSP输入数据时的异步数据缓存装置示意图；图2为系统向DSP输入数据时的异步数据缓存装置示意图，且具有读使能信号保持信号产生单元和ADC同步单元；图3为io_hold产生单元的内部结构示意图；图4为与DSP读数据相关的内部控制信号逻辑示意图；图5为数据源同步单元的内部结构示意图；图6为DSP向系统输出数据的异步数据缓存装置示意图；图7为DSP写数据的时序示意图。具体实施例方式下面结合说明书附图进一步详细说明本专利技术的异步缓存装置。首先说明，所述异步缓存装置用于在系统一和系统二之间缓存数据，所述系统一的工作频率低于所述系统二的工作频率。在本实施例中，所述系统二可以为一嵌入式DSP(在下文中简称为DSP)，工作频率假设为20MHz，所述系统一为一个主系统，其工作频率假设为12MHz，因而DSP和主系统属于不同的时钟域，在进行数据传输时处于异步状态。在所述主系统向DSP传送数据时，可设置一异步缓存装置buffer，其输入数据来自工作频率较低的主系统，其输出数据传送到工作频率较高的DSP，在下文中将该异步缓存装置称为inbuf；相应的，在缓存由DSP向主系统传送的数据时，可设置一异步缓存装置buffer，称之为outbuf。如图1、2及5所示，所述inbuf及outbuf中的存储模块中包括存储器一和存储器二，其可以采用两个单端口的可擦写存储器，如SRAM、SDRAMFLASH均可，在本专利技术的实施例中，可以为两个单端口的SRAMSRAM1和SRAM2。可以将预定需要存储在缓存器中的数据量一分为二来设置每个单端口SRAM的大小，形成应用空满中断控制的乒乓结构的缓存器，例如原本应用双端口SRAM时，需要256K的缓存容量，现在只需两片128K的单端口SRAM即可，两片本文档来自技高网...

【技术保护点】
一种异步数据缓存装置，用于缓存系统一向系统二传输的数据，所述系统一的工作频率低于系统二的工作频率，其特征在于：包括存储模块、多路选择模块及同步控制模块；　　　　所述存储模块由两个单端口的存储器组成，用于交替执行数据的读／写操作；　　　　所述同步控制模块，用于根据来自所述系统一的写操作命令控制所述两个存储器中的一个进行写操作，并根据来自所述系统二的读操作命令控制所述两个存储器中的另一个进行读操作；　　　　所述多路选择模块，用于在所述同步控制模块的控制下选择输出所述用于进行读操作的存储器的输出数据至所述系统二。

【技术特征摘要】
1.一种异步数据缓存装置，用于缓存系统一向系统二传输的数据，所述系统一的工作频率低于系统二的工作频率，其特征在于包括存储模块、多路选择模块及同步控制模块；所述存储模块由两个单端口的存储器组成，用于交替执行数据的读/写操作；所述同步控制模块，用于根据来自所述系统一的写操作命令控制所述两个存储器中的一个进行写操作，并根据来自所述系统二的读操作命令控制所述两个存储器中的另一个进行读操作；所述多路选择模块，用于在所述同步控制模块的控制下选择输出所述用于进行读操作的存储器的输出数据至所述系统二。2.根据权利要求1所述的装置，其特征在于，所述同步控制模块中包括满中断产生单元，用于在所述存储模块中的用于写操作的存储器被写满数据时，产生一满中断信号发送给所述系统二。3.根据权利要求2所述的装置，其特征在于，所述同步控制模块还包括一个数据量设置单元，用于设定向所述存储模块中的用于写操作的存储器一次写入的数据量，及从所述存储模块中的用于读操作的存储器中一次读取的数据量，所述满中断产生单元根据所述数据量设置单元设定的数据量，判断执行写操作的存储器是否被写满，而产生满中断信号。4.根据权利要求1所述的装置，其特征在于，所述同步控制模块中还包括读使能信号保持单元，用于根据所述读使能信号产生一个保持信号，在存储器中数据被读取的过程中保持读使能信号有效。5.根据权利要求1所述的装置，其特征在于，所述装置接收的数据来源是所述系统一中的两个数据来源，在所述装置中还包括数据源同步控制单元，用于协调所述两个数据源的输入，并且根据接收到的写使能信号，产生与所述系统二的工作频率同步的写入数据有效信号。6.根据权利要求1所述的装置，其特征在于，所述系统二为嵌入式DSP，所述系统一为工作频率低于所述嵌入式DSP的工作系统。7.根据权利要求1所述的装置，其特征在于，所述存储器为SRAM、SDRAM或FLASH。8.根据权利要求1所述的装...

【专利技术属性】
技术研发人员：温婷婷，杨作兴，张浩，刘子熹，陈洪，
申请(专利权)人：北京中星微电子有限公司，
类型：发明
国别省市：11[中国|北京]