高速并行伪随机序列生成方法、装置、设备和存储介质制造方法及图纸

本发明专利技术提供一种高速并行伪随机序列生成方法、装置、设备和存储介质，该方法包括：获取串行伪随机二进制序列PRBS发生器的原始展开数据流图；对所述原始展开数据流图中的所有节点进行J倍复制，其中，J为大于1的整数；对J倍复制后的所有节点进行连接，得到目标展开数据流图；根据所述目标展开数据流图生成并行伪随机序列。本发明专利技术可以生成并行伪随机序列，提高系统的最大吞吐率。统的最大吞吐率。统的最大吞吐率。

【技术实现步骤摘要】
高速并行伪随机序列生成方法、装置、设备和存储介质


[0001]本专利技术涉及数字通信
，尤其涉及一种高速并行伪随机序列生成方法、装置、设备和存储介质。

技术介绍

[0002]在“北斗三号”全球短报文系统中，需要采用新的信号体制，而伪随机序列常用于调制被测信号。面对许多的信号处理的实际应用场合，比如计算机的系统模拟、扩频通信系统以及压缩采样系统等，均需要高速伪随机序列来应对更高的信号频率和带宽。
[0003]传统的伪随机二进制序列（Pseudo
‑
Random Binary Sequence，PRBS）发生器由最大长度线性反馈移位寄存器（linear feedback shift register，LFSR）构成，线性反馈移位寄存器被广泛使用于数字通信，纠错码和超大规模集成电路（Very Large Scale Integration，VLSI）的内建自测（Built
‑
in Self Test，BIST）中，主要关注的指标为吞吐率、功耗和可配置性等。但现有的串行PRBS发生器系统吞吐率低。

技术实现思路

[0004]本专利技术提供一种高速并行伪随机序列生成方法、装置、设备和存储介质，用以解决现有技术中现有的串行PRBS发生器系统吞吐率低的缺陷，提升系统最大吞吐率。
[0005]本专利技术提供一种高速并行伪随机序列生成方法，包括：获取串行伪随机二进制序列PRBS发生器的原始展开数据流图；对所述原始展开数据流图中的所有节点进行J倍复制，其中，J为大于1的整数；对J倍复制后的所有节点进行连接，得到目标展开数据流图；根据所述目标展开数据流图生成并行伪随机序列。
[0006]根据本专利技术提供的一种高速并行伪随机序列生成方法，串行PRBS发生器的阶数与移位寄存器的级数相等。
[0007]根据本专利技术提供的一种高速并行伪随机序列生成方法，对J倍复制后的所有节点进行连接，得到目标展开数据流图，包括：对J倍复制后的所有节点按照所述原始展开数据流图中的节点连接关系进行并行连接，得到所述目标展开数据流图。
[0008]根据本专利技术提供的一种高速并行伪随机序列生成方法，还包括：根据J、与操作的运算时间、所述并行伪随机序列的阶数和模二加操作的运算时间得到所述并行伪随机序列的理论吞吐量。
[0009]本专利技术还提供一种高速并行伪随机序列生成装置，包括：获取模块，用于获取串行PRBS发生器的原始展开数据流图；控制处理模块，用于对所述原始展开数据流图中的所有节点进行J倍复制，其中，J为大于1的整数；所述控制处理模块还用于对J倍复制后的所有节点进行连接，得到目标展开数据流图；所述控制处理模块还用于根据所述目标展开数据流图生成并行伪随机序列。
[0010]根据本专利技术提供的一种高速并行伪随机序列生成装置，串行PRBS发生器的阶数与移位寄存器的级数相等。
[0011]根据本专利技术提供的一种高速并行伪随机序列生成装置，所述控制处理模块用于对J倍复制后的所有节点按照所述原始展开数据流图中的节点连接关系进行并行连接，得到所述目标展开数据流图。
[0012]根据本专利技术提供的一种高速并行伪随机序列生成装置，所述控制处理模块用于根据J、与操作的运算时间、所述并行伪随机序列的阶数和模二加操作的运算时间得到所述并行伪随机序列的理论吞吐量。
[0013]本专利技术还提供一种电子设备，包括中央控制处理器及存储在所述处理器上可运行的计算机程序，所述中央控制处理器执行所述程序时实现如上述任一种所述高速并行伪随机序列生成方法的步骤。
[0014]本专利技术还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现如上述任一种所述高速并行伪随机序列生成方法的步骤。
[0015]本专利技术提供的高速并行伪随机序列生成方法、装置、设备和存储介质，通过对串行PRBS发生器对应的原始展开数据流图进行节点复制和节点连接得到并行的目标展开数据流图，根据目标展开数据流图生成并行伪随机序列，从而可以提高系统的最大吞吐率。
附图说明
[0016]为了更清楚地说明本专利技术或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0017]图1是相关技术中串行PRBS发生器的电路原理示意图；图2是相关技术中串行PRBS发生器的数据流图；图3是本专利技术提供的高速并行伪随机序列生成方法的流程图；图4是本专利技术一个示例中PRBS序列的J阶并行展开数据流图；图5是本专利技术一个示例中PN10序列移位寄存器的工作原理图；图6是本专利技术提供的高速并行伪随机序列生成装置的结构框图；图7是本专利技术一个示例中电子设备的结构示意图。
具体实施方式
[0018]为使本专利技术的目的、技术方案和优点更加清楚，下面将结合本专利技术中的附图，对本专利技术中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0019]应理解，说明书通篇中提到的“实施例”或“一个实施例”意味着与实施例有关的特定特征、结构或特性包括在本专利技术的至少一个实施例中。因此，在整个说明书各处出现的“实施例中”或“在一个实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。
[0020]在本专利技术的描述中，需要理解的是，术语“第一”和“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
[0021]在本专利技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本专利技术中的具体含义。
[0022]在说明本专利技术的高速并行伪随机序列生成方法之前，首先结合图1
‑
图2描述介绍串行PRBS发生器的原理。
[0023]串行PRBS发生器由最大长度线性反馈移位寄存器（linear Feedback Shift Register，LFSR）构成，其电路原理图如图1所示。其中，a
k
‑
i
（i=1,2,
…
,n）表示各移位寄存器的状态，c
i
（i=1,2,
…
,n）表示各移位寄存器的反馈系数。当c
i =1时，表示该移位寄存器参与反馈；当c
i =0时，表示该移位寄存器不参与反馈。
[0024]串行PRBS发生器的反馈函数可表示为：上述的反馈函数是一个线性递归函数。当级数n和反馈系数一旦确定，则反馈移位寄存器的输出序列就确定了。由于反馈的存在，在移位脉冲的作用下，移位寄存器各级本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速并行伪随机序列生成方法，其特征在于，包括：获取串行伪随机二进制序列PRBS发生器的原始展开数据流图；对所述原始展开数据流图中的所有节点进行J倍复制，其中，J为大于1的整数；对J倍复制后的所有节点进行连接，得到目标展开数据流图；根据所述目标展开数据流图生成并行伪随机序列。2.根据权利要求1所述的高速并行伪随机序列生成方法，其特征在于，串行PRBS发生器的阶数与移位寄存器的级数相等。3.根据权利要求1或2所述的高速并行伪随机序列生成方法，其特征在于，对J倍复制后的所有节点进行连接，得到目标展开数据流图，包括：对J倍复制后的所有节点按照所述原始展开数据流图中的节点连接关系进行并行连接，得到所述目标展开数据流图。4.根据权利要求1所述的高速并行伪随机序列生成方法，其特征在于，还包括：根据J、与操作的运算时间、所述并行伪随机序列的阶数和模二加操作的运算时间得到所述并行伪随机序列的理论吞吐量。5.一种高速并行伪随机序列生成装置，其特征在于，包括：获取模块，用于获取串行PRBS发生器的原始展开数据流图；控制处理模块，用于对所述原始展开数据流图中的所有节点进行J倍复制，其中，J为大于1的...

【专利技术属性】
技术研发人员：安建平，王帅，蒙艳松，吴玉清，李琦，宋哲，卜祥元，
申请(专利权)人：北京理工大学，
类型：发明
国别省市：