扩展计数模数转换器制造技术

本发明专利技术提供一种扩展计数模数转换器，包括：ΣΔ‑ADC和SS‑ADC，将电路分为粗量化与细量化两个量化阶段；其中，在粗量化阶段，由ΔΣ‑ADC对高位数字码进行量化，在低量化阶段，由SS‑ADC对低位数字码进行量化，通过两个量化阶段来降低量化时间，通过在ΔΣ‑ADC和SS‑ADC之间共享一个比较器来降低功耗。此外，本发明专利技术所提出的EC‑ADC通过根据采样电容器和反馈电容器之间的电容失配来调整低位转换阶段中斜坡信号的斜率，从而无需校准即可改善ADC线性度，降低电路设计的复杂程度。

【技术实现步骤摘要】
扩展计数模数转换器
本专利技术涉及微电子学的模拟集成电路设计
，特别涉及一种用于CMOS图像传感器中列级12bit扩展计数模数转换器。
技术介绍
近年来，随着科学技术的发展，人们对便携式数码电子产品的应用越来越广泛。CMOS图像传感器(CMOSImageSensor，CIS)因其集成度高及低成本等特点被广泛地应用到人们的生活中。传统CIS结构如图1所示，通常包括像素，相关双采样，模数转换器和一些数字处理模块，而模数转换器是CMOS图像传感器中的重要组成部分，它对CMOS图像传感器的性能有着至关重要的影响。模数转换器(Analog/Digitalconverter，ADC)可以将模拟信号转换为数字信号，是连接模拟世界与数字世界的桥梁。CMOS图像传感器中，对ADC的应用可以分为像素级ADC、列级ADC以及芯片级ADC。其中，列级斜坡模数转换器(RAMP-ADC)因其在图像传感器速度、设计复杂度以及功耗等方面良好的平衡，已经成为目前CMOS图像传感器的主流ADC结构。单斜率模数转换器(Singleslope-ADC，SS-ADC)因为其结构简单，易于设计，常用于列级ADC。但是SS-ADC因其独特工作原理，具有速度慢、功耗高的缺点。常用的解决方法是将将量化过程分为多步量化，可以大幅度缩减量化时间，降低功耗。但是，这种结构也有缺点，在粗量化与细量化的转换期间，需要将粗量化结果保存下来，常采用电容对电压进行采样，采样电容的存在将会为整体ADC电路引入较大的误差。若要降低电路误差，确保ADC的高精度，通常需要加入数字校准电路来进行校准，这又增加了电路的设计难度。
技术实现思路
本专利技术旨在解决在SS-ADC中采用采样电容会降低电路误差，而在采用采样电容基础上引入数字校准电路会增加电路设计难度的问题，提供一种扩展计数模数转换器，以提高模数转换器的量化速度，同时，无需对电路进行校准即可确保模数转换器的精度，降低电路的复杂程度。为实现上述目的，本专利技术采用以下具体技术方案：本专利技术提供的扩展计数模数转换器，包括：第一开关至第八开关、第一电容、第二电容、放大器、比较器、高位计数器、低位计数器和数字信号处理电路；其中，第二电容容值是第一电容容值的二倍，在第一电容与第二电容的两端分别并联有寄生电容，用于引起第一电容与第二电容之间电容失配；第一开关、第四开关、第五开关、第六开关与第七开关的第一端子共同接入第一电容的下极板，第一开关、第四开关、第五开关、第六开关与第七开关的第二端子分别与模拟输入电压VIN、地线、输入正参考电压VREF+及输入负参考电压VREF-连接；第二开关与第三开关的第一端子共同接入第一电容的上极板，第二开关与第三开关的第二端子分别与地线及放大器的负相输入端连接，放大器的正相输入端与地线连接；第二电容与第八开关的第一端子共同接入放大器的负相输入端，第二电容与第八开关的第二端子分别与放大器的输出信号VAMP连接，地线与放大器的输出信号VAMP分别接入比较器的两个输入端，比较器的输出端的输出信号DCMP用于控制高位计数器、低位计数器的使能端，高位计数器输出的高位数字码DUPPER以及低位计数器输出的低位数字码DLOWER经过数字信号处理电路进行数字处理后输出。优选地，经过数字信号处理电路进行数字处理后，扩展计数模数转换器最终输出DOUTPUT＝2N×DUPPER+DLOWER。优选地，高位计数器为Mbit高位计数器，低位计数器为Nbit低位计数器，M、N均为大于等于1的整数且N＞M。优选地，M＝4，N＝8。本专利技术能够取得以下技术效果：将扩展计数模数转换器分为高位Σ-Δ型ADC与低位SS-ADC，从而将量化分为粗量化阶段与细量化阶段，以降低量化时间和功耗；根据采样电容器和反馈电容器之间的电容失配来调整低位转换阶段中斜坡信号的斜率，无需校准即可改善ADC线性度，从而降低电路设计的复杂程度。附图说明图1是传统CIS的结构图；图2是根据本专利技术一个实施例的扩展计数模数转换器的结构框图；图3是根据本专利技术一个实施例的扩展计数模数转换器的电路原理图；图4是根据本专利技术一个实施例的扩展计数模数转换器的工作时序图；图5是根据本专利技术一个实施例的扩展计数模数转换器在高位量化期间比较器的等效电路图；图6是根据本专利技术一个实施例的扩展计数模数转换器在低位量化期间比较器的等效电路图；图7是根据本专利技术一个实施例的扩展计数模数转换器带有寄生电容的电路原理图。其中的附图标记包括：第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5、第六开关SR1、第七开关SR2、第八开关SRST、第一电容CS、第二电容CF、第一寄生电容CPS、第二寄生电容CPF、放大器AMP、比较器COMP、高位计数器CNT1、低位计数器CNT2、数字信号处理电路DSP。具体实施方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本专利技术，而不构成对本专利技术的限制。下面将对本专利技术实施例提供的扩展计数模数转换器进行详细说明。图2示出了是根据本专利技术一个实施例的扩展计数模数转换器的结构。如图2所示，本专利技术提供的扩展计数模数转换器(ExtendedCounting-ADC，以下简称为EC-ADC)包括Σ-Δ型模数转换器(以下简称为ΣΔ-ADC)、单斜率型模数转换器(以下简称为SS-ADC)和数字信号处理电路DSP。本专利技术提供的EC-ADC采用ΣΔ-ADC与SS-ADC相结合的电路架构，将电路分为粗量化与细量化两个量化阶段；其中，在粗量化阶段，由ΔΣ-ADC对高位数字码进行量化，在低量化阶段，由SS-ADC对低位数字码进行量化。通过在ΔΣ-ADC和SS-ADC之间共享一个比较器来降低功耗。此外，本专利技术所提出的EC-ADC通过根据采样电容器和反馈电容器之间的电容失配来调整低位转换阶段中斜坡信号的斜率，从而无需校准即可改善ADC线性度。ΣΔ-ADC为MbitΣΔ-ADC，用于对高M位数字码进行量化，SS-ADC为NbitSS-ADC，用于对低N位数字码进行量化，高位计数器为Mbit高位计数器，低位计数器为Nbit低位计数器，M、N均为大于等于1的整数且N＞M。下面以12bit的EC-ADC为例进行说明，其他bit的EC-ADC同理可得。在本专利技术的一个示例中，ΣΔ-ADC为4bitΣΔ-ADC，用于对高四位数字码进行量化，SS-ADC为8bitSS-ADC，用于对低八位数字码进行量化。高位计数器为4bit高位计数器，低位计数器为8bit低位计数器。图3示出了根据本专利技术一个实施例的EC-ADC的电路原理。如图3所示，本专利技术实施例提供的EC-ADC包括：第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5、第六开关SR1、第七开关SR2本文档来自技高网...

【技术保护点】
1.一种扩展计数模数转换器，其特征在于，包括：第一开关至第八开关、第一电容、第二电容、放大器、比较器、高位计数器、低位计数器和数字信号处理电路；其中，/n所述第二电容容值是所述第一电容容值的二倍，在所述第一电容与所述第二电容的两端分别并联有寄生电容，用于引起所述第一电容与所述第二电容之间电容失配；/n所述第一开关、所述第四开关、所述第五开关、所述第六开关与所述第七开关的第一端子共同接入所述第一电容的下极板，所述第一开关、所述第四开关、所述第五开关、所述第六开关与所述第七开关的第二端子分别与模拟输入电压V

【技术特征摘要】
1.一种扩展计数模数转换器，其特征在于，包括：第一开关至第八开关、第一电容、第二电容、放大器、比较器、高位计数器、低位计数器和数字信号处理电路；其中，
所述第二电容容值是所述第一电容容值的二倍，在所述第一电容与所述第二电容的两端分别并联有寄生电容，用于引起所述第一电容与所述第二电容之间电容失配；
所述第一开关、所述第四开关、所述第五开关、所述第六开关与所述第七开关的第一端子共同接入所述第一电容的下极板，所述第一开关、所述第四开关、所述第五开关、所述第六开关与所述第七开关的第二端子分别与模拟输入电压VIN、地线、输入正参考电压VREF+及输入负参考电压VREF-连接；
所述第二开关与所述第三开关的第一端子共同接入所述第一电容的上极板，所述第二开关与所述第三开关的第二端子分别与地线及所述放大器的负相输入端连接，所述放大器的正相输入端与地线连接；
所述第二电容与所述第八开关的第一端子共同接入所述放大器的负相输入...

【专利技术属性】
技术研发人员：王欣洋，刘洋，李扬，马成，李靖，
申请(专利权)人：长春长光辰芯光电技术有限公司，
类型：发明
国别省市：吉林;22