半导体结构的形成方法技术

一种半导体结构的形成方法，包括：提供衬底，衬底包括第一区域和第二区域，第一区域的衬底上形成有若干鳍部；在第一区域和第二区域的衬底上形成第一隔离结构；形成横跨第一区域的鳍部和第一隔离结构的栅极结构和伪栅结构；在栅极结构两侧的鳍部内形成外延层；刻蚀第二区域的部分第一隔离结构和衬底，形成第一开口；在第一开口内填充满导电材料层；刻蚀去除伪栅结构，同时刻蚀去除第一开口内部分厚度的导电材料层，形成电源轨；刻蚀第一区域的鳍部和第一隔离结构，形成第二开口，第二开口沿垂直于鳍部延伸方向贯穿鳍部；在第二开口内形成第二隔离结构。本发明专利技术实施例提供的形成方法，可以简化工艺流程，还有利于提高半导体结构的性能。

【技术实现步骤摘要】
半导体结构的形成方法
本专利技术涉及半导体制造
，尤其涉及一种半导体结构的形成方法。
技术介绍
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度、更高的集成度的方向发展。集成电路的演进过程中，半导体器件尺寸(例如，最小部件尺寸)的缩减同时增加了集成电路加工及制造的复杂性。在集成电路的制造中，标准单元经常被用作构成集成电路的器件的基本元素。对标准单元进行布置和布线以形成功能电路。使用时，每个标准单元需要电源(Vdd)输入和接地(Vss)连接。为了对其各种组件提供电力，每个标准单元通常结合到电连接到标准单元的有源层的电源轨以提供电源(Vdd)。在一些情况下，可以对每个标准单元提供多个电源轨以分别提供电源(Vdd)和接地(Vss)。通常标准单元被设计为具有各种金属层的堆叠结构，各金属层中包括布线迹线，各种互连件形成在布线迹线中以使标准单元的各种组件彼此连接并使标准单元的各种组件连接到其他标准单元。标准单元可以是任何类型的单元，可以具有不同的器件架构，例如标准单元可以是一种常见的多栅极器件，鳍式场效应晶体管(FinFET)。FinFET的名字来源于鳍结构，鳍结构从衬底延伸，并且鳍结构用于形成FET沟道和源极/漏极区。利用沟道增大的表面区域的优点，在鳍式结构的上方形成横跨鳍式结构的栅极，以产生更快、更可靠以及更好控制的半导体器件。然而，随着半导体器件的尺寸缩小，器件密度的提高，形成鳍式场效应晶体管的工艺难度增大，且形成的鳍式场效应晶体管的性能也不稳定。
技术实现思路
本专利技术解决的技术问题是提供一种半导体结构的形成方法，以提高半导体结构的性能。为解决上述技术问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区域和第二区域，所述第一区域的所述衬底上形成有若干鳍部；在所述第一区域和所述第二区域的所述衬底上形成第一隔离结构；形成横跨所述第一区域的所述鳍部和所述第一隔离结构的栅极结构和伪栅结构；在所述栅极结构两侧的所述鳍部内形成外延层；刻蚀所述第二区域的部分所述第一隔离结构和所述衬底，形成第一开口；在所述第一开口内填充满导电材料层；刻蚀去除所述伪栅结构，同时刻蚀去除所述第一开口内部分厚度的所述导电材料层，形成电源轨；刻蚀所述第一区域的所述鳍部和所述第一隔离结构，形成第二开口，所述第二开口沿垂直于所述鳍部延伸方向贯穿所述鳍部；在所述第二开口内形成第二隔离结构。可选的，所述导电材料层的材料包括钌、铜或石墨烯。可选的，在所述第一开口内填充满导电材料层的方法包括电化学沉积法。可选的，所述第二隔离结构的材料包括氧化硅或氮氧化硅或氮化硅。可选的，刻蚀去除所述伪栅结构，同时刻蚀所述导电材料层的工艺为干法刻蚀。可选的，所述干法刻蚀工艺的工艺参数包括：刻蚀气氛包括四氟化碳、三氯化硼、氧气、氯气和氦气，刻蚀压强为2～100毫托，刻蚀温度为0～150℃。可选的，刻蚀所述第二区域的部分所述第一隔离结构和所述衬底的方法包括：先刻蚀所述第二区域的部分所述第一隔离结构，直至暴露出所述衬底表面，形成第一凹槽；再沿所述第一凹槽，继续刻蚀部分厚度所述衬底，形成所述第一开口。可选的，刻蚀所述第二区域的部分所述第一隔离结构的方法包括：在所述第一区域的所述栅极结构表面、所述伪栅结构表面和所述第二区域的所述第一隔离结构表面形成硬掩膜层；在所述硬掩膜层上形成图形化的第一光刻胶层；以所述图形化的第一光刻胶层为掩膜，刻蚀所述硬掩膜层，形成第三开口，所述第三开口暴露出部分所述第二区域的所述第一隔离结构；沿所述第三开口刻蚀所述第二区域的所述第一隔离结构，直至暴露出所述衬底表面，形成第一凹槽。可选的，所述硬掩膜层包括：位于所述栅极结构、所述伪栅结构和所述第一隔离结构表面的第一硬掩膜层，以及位于所述第一硬掩膜层表面的第二硬掩膜层。可选的，在所述第一开口内填充满导电材料层之后，去除所述第二硬掩膜层。可选的，刻蚀去除所述伪栅结构，同时刻蚀所述导电材料层的步骤包括：在所述第一硬掩膜层上形成图形化的第二光刻胶层；以所述图形化的第二光刻胶层为掩膜，刻蚀所述第一硬掩膜层，形成第四开口，所述第四开口暴露出所述第一区域的所述伪栅结构；沿所述第四开口，刻蚀去除全部所述伪栅结构；同时沿所述第三开口，刻蚀去除所述第一开口内部分厚度的所述导电材料层。可选的，所述第一硬掩膜层为氧化硅和氮化硅的复合层，所述第二硬掩膜层为氧化钛和氮化钛的复合层。与现有技术相比，本专利技术实施例的技术方案具有以下有益效果：首先，在形成第二隔离结构之前先形成栅极结构和伪栅结构，在栅极结构和伪栅结构之间形成的外延层，相较于在栅极结构和第二隔离结构之间形成的外延层质量更好，从而提高半导体结构的性能；其次，刻蚀去除伪栅结构和刻蚀导电材料层同步进行，可以简化工艺流程，提高生产效率；最后，形成的电源轨部分埋入衬底，可以释放占用的标准单元金属层中用于布线迹线的空间，在半导体结构满足同等的反应速度下，可以减小标准单元的尺寸，有利于半导体技术向下一个工艺节点推进，或者在同等标准单元尺寸下，可以有更多用于布线迹线的空间，从而提高半导体结构的性能。附图说明图1至图13是本专利技术一实施例半导体结构的形成过程中各步骤对应的结构示意图。具体实施方式由
技术介绍
可知，电源轨用于向集成电路中的标准单元供应电力。现有技术中的电源轨通常被布置在标准单元各金属层中的一个或多个中，再通过通路连接金属层与金属层之间的电源轨或将电源轨连接到标准单元的有源层中。通常金属层中包括布线迹线，布线迹线越多，半导体结构的响应速度越快。电源轨布置在金属层中会减少可用于布线迹线的空间，导致半导体速度下降，影响半导体结构的性能。因此需要形成一种具有埋入式电源轨的半导体结构，将电源轨的部分埋入衬底中，与标准单元的有源层位于同一层。另外，随着半导体器件尺寸的不断缩小，相邻鳍部之间的距离随之减小，形成半导体结构的工艺难度增大，工艺流程复杂，并且相邻器件之间容易出现桥接的问题，造成所形成半导体结构性能的退化。为此，现有技术引入了单扩散第一隔离结构(Singlediffusionbreak，SDB)。在形成半导体结构过程中，通常先形成SDB，再形成栅极结构，最后在栅极结构两侧的鳍部内形成外延层，但是在栅极材料和通常用于形成SDB的氧化物材料之间形成的外延层质量不好，不利于半导体结构的性能。为了解决上述问题，专利技术人经过研究，提供了一种半导体结构的形成方法，先形成栅极结构和伪栅结构，再在栅极结构两侧的鳍部内形成外延层，最后再去除伪栅结构形成第二隔离结构，可以保证形成的外延层的质量；并且，去除伪栅结构和形成电源轨可以同步刻蚀达成，简化了半导体结构的工艺流程，提高了生产效率以及节约了成本；部分埋入衬底的电源轨可以释放占用的金属层中的布线迹线的空间，可以提高半导体结构的反应速度，减小标准单元的尺寸，提高了半导体结构的性能。为使本专利技术的上述目的、特征和有益效果能够更为明显易懂，下面结合附本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：/n提供衬底，所述衬底包括第一区域和第二区域，所述第一区域的所述衬底上形成有若干鳍部；/n在所述第一区域和所述第二区域的所述衬底上形成第一隔离结构；/n形成横跨所述第一区域的所述鳍部和所述第一隔离结构的栅极结构和伪栅结构；/n在所述栅极结构两侧的所述鳍部内形成外延层；/n刻蚀所述第二区域的部分所述第一隔离结构和所述衬底，形成第一开口；/n在所述第一开口内填充满导电材料层；/n刻蚀去除所述伪栅结构，同时刻蚀去除所述第一开口内部分厚度的所述导电材料层，形成电源轨；/n刻蚀所述第一区域的所述鳍部和所述第一隔离结构，形成第二开口，所述第二开口沿垂直于所述鳍部延伸方向贯穿所述鳍部；/n在所述第二开口内形成第二隔离结构。/n

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括第一区域和第二区域，所述第一区域的所述衬底上形成有若干鳍部；
在所述第一区域和所述第二区域的所述衬底上形成第一隔离结构；
形成横跨所述第一区域的所述鳍部和所述第一隔离结构的栅极结构和伪栅结构；
在所述栅极结构两侧的所述鳍部内形成外延层；
刻蚀所述第二区域的部分所述第一隔离结构和所述衬底，形成第一开口；
在所述第一开口内填充满导电材料层；
刻蚀去除所述伪栅结构，同时刻蚀去除所述第一开口内部分厚度的所述导电材料层，形成电源轨；
刻蚀所述第一区域的所述鳍部和所述第一隔离结构，形成第二开口，所述第二开口沿垂直于所述鳍部延伸方向贯穿所述鳍部；
在所述第二开口内形成第二隔离结构。


2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述导电材料层的材料包括钌、铜或石墨烯。


3.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一开口内填充满导电材料层的方法包括电化学沉积法。


4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二隔离结构的材料包括氧化硅或氮氧化硅或氮化硅。


5.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀去除所述伪栅结构，同时刻蚀所述导电材料层的工艺为干法刻蚀。


6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述干法刻蚀工艺的工艺参数包括：刻蚀气氛包括四氟化碳、三氯化硼、氧气、氯气和氦气，刻蚀压强为2～100毫托，刻蚀温度为0～150℃。


7.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述第二区域的部分所述第一隔离结构和所述衬底的方法包括：
先刻蚀所述第二区...

【专利技术属性】
技术研发人员：张海洋，刘盼盼，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31