一种快速傅立叶变换电路（１０），系使用一个基数四的蝶形单元（１２）与用于储存明定数目的数据值的分区存储（１６ａ、１６ｂ）而实现。该基数四的蝶形单元系配置以完成规定数目的快速傅立叶变换阶段（３０ａ、３０ｂ、３０ｃ）的操作，各阶段包含相对于规定数目数据值的规定数目就地计算操作（３２）。该分区存储系包含第一存储部分与第二存储部分，而将该用于快速傅立叶变换电路的数据值（３４、３６）均等地分配以储存在第一与第二存储部分，以确保各就地计算操作系基于从各第一与第二存储部分撷取一相等数目的数据值。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术系关于在一个实时系统的快速傅立叶(Fourier)变换电路的实现，例如符合IEEE802.11a标准的正交分频多任务接收器(OrthogonalFrequency Division Multiplexing receiver)。
技术介绍
快速傅立叶变换(FFT)与反快速傅立叶变换(IFFT)已时常地被应用在近代通讯系统，其系归因于其在正交分频多任务(OFDM)系统的效率，如数字用户回路家族(xDSL)调制解调器、高清晰度电视(HDTV)与无线局域网络应用。无线局域网络应用的例子包含无线局域网络(wireless LANs；即具有固定近接点(fixed access points)的无线基础结构)、行动随意式网络(mobile ad hoc network)等。特定言之，该IEEE802.11a标准称为”无线局域网络媒介近接控制层(MAC)与实体层(PHY)规格在5GHz频带内的高速实体层”，系指明一无线局域网络的正交分频多任务实体层具有数据有效负荷通讯能力达54Mbps。该IEEE802.11a标准指明一实体层系统使用52个副载波频率，其系使用二元相移键控调变或四相移键控调变(BPSK/QPSK，binary phase shiftkeying/quadrature phase shift keying)、16-二维振幅调变或64-二维振幅调变(16-QAM/64-QAM)。该快速傅立叶变换最基础的计算组件系为蝶形单元(butterflyelement)，在其最简单形式基数二(radix-2)变换二复值(two complexvalues)成为其它二复值。该蝶形单元系用以完成多重计算于该变换的不同阶段，其结果综合于从时域至频域或从频域至时域。该蝶形单元完成的大量计算操作，其系需要高度地有效率设计以便在如无线局域网络(wireless LANs)的实时系统可以实行。例如，具有四个输入与四个输出的基4蝶形单元，其系用以减少在快速傅立叶变换处理期间所需的乘法操作数目。较高基数的蝶形单元能减少存储访问速率(memory access rate)、算术工作量与电源消耗量。有效率的存储分配亦系重要考量就地计算已用以减少存储需求，其系藉由各自的蝶形单元生成的输出值(如从频域)重复写入供给至蝶形单元的输入值(如从时域)。然而，该蝶形单元的使用系需要一大量的重复存储读写操作以撷取输入值与储存输出值。因此，以任意技术实现快速傅立叶变换架构可能导致存储无效率使用，而海量存储器控制器资源的需求系增加电路成本与或降低快速傅立叶变换电路的效能。
技术实现思路
鉴于上述习知技术的问题，本专利技术提供一种快速傅立叶变换电路，其系提供最小潜伏(minimal latency)、最佳存储利用与最佳电源效率。本专利技术亦提供在快速傅立叶变换电路内的蝶形单元达到最佳利用与最小闲时。本专利技术亦使无线电对讲机能以最小等化误差(minimumequalization error)完成接收调频讯号的等化。本专利技术可达成上述与其它需求，此快速傅立叶变换电路系使用一个基数四的蝶形单元与用于储存规定数目的数据值的分区存储而实现。该基数四的蝶形单元系配置以完成规定数目的快速傅立叶变换阶段的操作，各阶段包含相对于规定数目数据值的规定数目就地计算操作。该分区存储系包含第一存储部分与第二存储部分，且该用于快速傅立叶变换电路的数据值均等地分配以储存在第一与第二存储部分，以确保各就地计算操作系基于从各第一与第二存储部分撷取一个相等数目的数据值。本专利技术中的一观点提供一种在快速傅立叶变换电路具有至少一个基数四(或更高阶)蝶形单元的方法。该方法包含各自地储存相等份量的第一与第二存储部分的规定数目数据值于第一与第二存储部分，其系根据一个规定映像以确保第一与第二存储部分被访问于各就地计算的操作。该方法亦包含执行规定数目的快速傅立叶变换阶段，各阶段具有相对于规定数目数据值的规定数目就地计算操作，此包含完成各就地计算操作的执行步骤为(1)同时地从第一存储部分与第二存储部分访问一个相等数目的已储存数据值；及(2)供给已访问数据值至该至少为基数四的蝶形单元于各自的计算结果的计算。本专利技术其中的另一观点提供一种快速傅立叶变换电路。该快速傅立叶变换电路系包含至少一个基数四(或更高阶)蝶形单元，其系配置以因应收到已访问数据值以生成计算结果、第一与第二存储部分与存储控制器。该第一与第二存储部分系配置以储存相等份量的第一与第二存储部分的规定数目数据值于就地计算操作。该存储控制器系配置以各自地储存相等份量的第一与第二存储部分的规定数目数据值于第一与第二存储部分，其系根据一个规定映像(prescribed mapping)以确保第一与第二存储部分被访问于各就地计算的操作。该存储控制器亦设成以执行规定数目的快速傅立叶变换阶段，各阶段具有一相对于规定数目数据值的规定数目就地计算操作，其系基于(1)同时地从第一存储部分与第二存储部分访问一相等数目的已储存数据值；及(2)供给已访问数据值至该至少为基数四的蝶形单元于各自的计算结果的计算。本专利技术的其它优点与新颖特征将陈述于接下来的叙述，且熟知此技术者可在阅读说明书后更加了解本专利技术。借助于在申请专利范围特别指出的手段与组合，本专利技术的优点得以实现与达成。附图说明藉由参照所附之图标可更了解本专利技术上述之说明，图标中类似组件标有类似的参考符号，且其中图1系根据本专利技术之一具体实施例图标具有第一与第二存储部分的快速傅立叶变换电路；图2系根据本专利技术之一具体实施例图标藉由第1图之该快速傅立叶变换电路完成之三阶段快速傅立叶变换计算，其系从各第一与第二存储部分对各就地计算操作使用相等数目之已储存数据值；图3A与图3B系图标由图2完成该三阶段快速傅立叶变换计算之替代方法；图4A与图4B系各自地根据图3A与图3B就地计算序列之时间简图，其系图标由存储控制器14执行之存储读写操作以完成该三阶段快速傅立叶变换计算；以及图5系由图1实现的快速傅立叶变换电路图。主要组件符号说明10快速傅立叶变换电路12蝶形单元14存储控制器16a第一记忆库16b第二记忆库具体实施方式图1系根据本专利技术的一具体实施例图标快速傅立叶变换电路10配置以完成快速傅立叶变换或反快速傅立叶变换于规定数目(prescribednumber)的数据值(data value)。该快速傅立叶变换电路10系包含一基数四(Radix-4)蝶形单元12(butterfly element)、一存储控制器14(memorycontroller)与数个存储部分(memory portion)，亦可称为记忆库(memorybank)16a与16b。该基4蝶形单元12系配置成以同时地接收四个输入(A1、A2、B1、B2)并生成且同时地输出四个计算结果(A’1、A’2、B’1、B’2)，其系根据已知的基数四蝴蝶操作以完成快速傅立叶变换计算。该等存储部分16a与16b系配置成以储存相等份量的规定数目的数据值于就地(in-place)计算的操作。特定言之，假设生成一六十四点(64-point)快速傅立叶变换，各存储部分16a与16b系配置成以储存一半的输入点(input point)，因此，此例中各存储部分即储存三十二点。如以下的叙述，该存本文档来自技高网...
【技术保护点】
一种在具有至少基４蝶形单元（１２）的快速傅立叶变换（ＦＦＴ）电路（１０）中的方法，该方法包含：根据规定的映像，分别储存第一与第二相等份量的规定数目的数据值于第一（１６ａ）与第二（１６ｂ）存储部分中，该规定的映像确保对于各就地计算操作 而访问该第一与第二存储部分；执行规定数目的快速傅立叶变换阶段（３０ａ，３０ｂ，３０ｃ），各阶段具有相对于规定数目的数据值的规定数目的就地计算操作（３２），其中该执行步骤包括通过如下而进行各就地计算操作；（１）同时从第一存储部 分与第二存储部分访问相等数目的储存数据值（３４，３６）；及（２）将访问的数据值提供至该至少基４蝶形单元（１２）以计算各自的计算结果。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：JP沈，CM黄，CR薛，O卡内隆斯，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]
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