速度或电力关键电路中用多临界电压基本设计单元的方法技术

本发明专利技术提供一种速度或电力关键电路中用多临界电压基本设计单元的方法。所述在速度关键电路中使用多临界电压基本设计单元的方法，包括：使用一或多低临界电压基本设计单元，形成上述速度关键电路的初步实体布局；在不违反一速度限制的条件下，用一或多高临界电压基本设计单元，替代在上述速度关键电路的一或多非关键路径内的至少部分上述低临界电压基本设计单元；以及在不违反上述速度限制的条件下，用一或多高临界电压元件，替代位于上述速度关键电路的一关键路径上至少一低临界电压基本设计单元内的一或多元件，该低临界电压基本设计单元在该关键路径上。本发明专利技术可减少功率消耗时同时维持速度，使得晶片效能和功率消耗可同时最佳化。

【技术实现步骤摘要】

本专利技术是有关于一种使用深次纳米元件，以基本设计单元(cell)为基础的设计，特别是有关于使用在深次纳米的标准基本设计单元中使用混合多Vt元件的方法，因此提高整体效能及减低电力损耗。利用不同Vt元件的晶体管为单位，组成一基本设计单元，取代传统仅用单Vt的晶体管组成的基本设计单元，使多Vt晶体管组成的基本设计单元作为基础，可以得到完全定做设计(fullycustom design)的速度和电力效能。
技术介绍
半导体技术持续演化至比100纳米小的极深次微米尺寸(verydeep sub-micron geometries)，用以在单晶片内以更高效能整合更复杂功能。这个技术需要用来产生复杂的系统晶片(System-On-Chip，SOC)设计，对于今日的移动元件为必须的，上述移动元件例如为移动电话，便携式计算机和其他电子装置。因为这些移动装置使用电池，晶片的电力损耗成为与电路效能或速度同样重要的因素。次100纳米元件提供更复杂的功能和更高的效能，但是并不是没有代价。已知当晶体管沟道长度足够小的时候，就算在备用(standby)的情况下，因为漏电的关系，电流也会持续流通。因此，在次微米几何设计中非必要地消耗了多余的电力，导致电池电力耗尽。晶片效能和电力损耗间的取舍变成深次微米设计中逐渐重要的议题。次100纳米元件增加的电力损耗归因于一种称为次临界导通(sub-threshold conduction)的效应。当次微米栅极的栅极源极电压(gate-source voltage，Vgs)比临界电压(threshold voltage，Vt)低时，即为次临界范围(sub-threshold region)。这个范围在此元件关闭前，可以随着Vgs的变化，在漏极电流上对数电流来表示。在100纳米以上的半导体元件具有较高的临界电压，所以当Vgs＝0时，漏极电流并不显著。对于次100纳米元件，临界电压非常低，当Vgs＝0或在备用状态下，漏极电流变的非常明显。除了次临界电压效应，贯穿效应(punch-through)也可以导致元件漏电。极深次微米元件所具有的极薄栅极氧化物，也会增加栅极漏电电流。为了解决这个问题，制造商使用更高的临界电压(高临界电压元件)产生次100纳米元件。但是这些元件的速度较慢，会影响晶片速度和效能。在标准90纳米制程中，具有较低临界电压的元件(低临界电压元件)的次临界漏电电流约为10nA/um，相对地高临界电压元件的次临界漏电电流约为1nA/um。因此，如果使用高临界电压元件代替低临界电压元件，电力消耗可以以10的倍数减少。然而如此一来，电路效能不可能达到需求，因为高临界电压元件的速度较慢。在次100纳米设计中，在效能和电力消耗之间取舍时，仍需符合速度和电力的需求。已知电路使用基本设计单元设计(cell)。基本设计单元为基本建构方块，其中所有的晶体管带有一样的晶体管特性。在一个基本设计单元内的晶体管可以为全部高临界电压元件或全部低临界电压元件，而且没有标准基本设计单元可以有不同临界电压特性的元件。虽然不同临界电压特性的元件可以用以最大化基本设计单元功能。较好设计为一种可以使用混合低临界电压和高临界电压元件的基本设计单元，因此上述晶片效能和电力损耗条件的取舍可以执行和达到最佳化。
技术实现思路
有鉴于此，本专利技术提出一种在速度关键电路中使用多临界电压基本设计单元(cell)的方法，包括使用一或多低临界电压(低Vt)基本设计单元，形成上述速度关键电路的初步实体布局；在不违反一速度限制的条件下，用一或多高临界电压(高Vt)基本设计单元，替代在上述速度关键电路之一或多非关键路径内的至少部分上述低临界电压基本设计单元；以及在不违反上述速度限制的条件下，用一或多高临界电压元件，替代位于上述速度关键电路之一关键路径上至少一低临界电压基本设计单元内的一或多元件，该低临界电压基本设计单元在该关键路径上。本专利技术所述的在速度关键电路中使用多临界电压基本设计单元的方法，更包括对于上述预定速度关键电路执行平面层规划的步骤。本专利技术所述的在速度关键电路中使用多临界电压基本设计单元的方法，上述高临界电压基本设计单元替代上述低临界电压基本设计单元的步骤中，是以上述速度关键电路中最不关键路径到最关键路径的优先顺序所执行。本专利技术所述的在速度关键电路中使用多临界电压基本设计单元的方法，基本设计单元内的上述低临界电压元件和高临界电压元件，具有低于100nm的栅极宽度。本专利技术还提供一种在电力关键电路中使用多临界电压基本设计单元的方法，所述在电力关键电路中使用多临界电压基本设计单元的方法包括使用一或多高临界电压基本设计单元，形成上述电力关键电路的初步实体布局，达成一速度限制的一预定比例；在不违反上述速度限制的条件下，用一或多低临界电压基本设计单元，替代在上述电力关键电路的一或多关键路径内的至少部分上述高临界电压基本设计单元；以及在不违反上述速度限制的条件下，用一或多高临界电压元件，替代一非关键路径上至少一低临界电压基本设计单元内的一或多元件，该低临界电压基本设计单元位于上述电力关键电路的上述关键路径上。本专利技术所述的电力关键电路中使用多临界电压基本设计单元的方法，上述形成步骤更包括对于上述预定电力关键电路执行平面层规划。本专利技术所述的电力关键电路中使用多临界电压基本设计单元的方法，上述预定比例为至少80百分比。本专利技术所述的电力关键电路中使用多临界电压基本设计单元的方法，基本设计单元内的上述低临界电压元件和高临界电压元件，具有低于100nm的栅极宽度。本专利技术又提供一种在电力关键电路中使用多临界电压基本设计单元的方法，其特征在于，所述在电力关键电路中使用多临界电压基本设计单元的方法包括使用一或多高临界电压基本设计单元，形成上述电力关键电路的初步实体布局，达成一电力限制的一预定比例；在不违反一速度限制的条件下，用一或多低临界电压基本设计单元，替代在上述电力关键电路的一关键路径内的至少部分上述高临界电压基本设计单元，而达成一速度限制；以及在不违反上述速度限制的条件下，用一或多高临界电压元件，替代一非关键路径上至少一低临界电压基本设计单元内的一或多元件，该低临界电压基本设计单元位于上述电力关键电路的上述关键路径上。本专利技术所述的电力关键电路中使用多临界电压基本设计单元的方法，上述形成步骤更包括对于上述预定电力关键电路执行平面层规划。本专利技术所述的电力关键电路中使用多临界电压基本设计单元的方法，上述低临界电压基本设计单元的预定部分为不少于5百分比。本专利技术所述的电力关键电路中使用多临界电压基本设计单元的方法，上述预定比例为至少80百分比。本专利技术所述的电力关键电路中使用多临界电压基本设计单元的方法，基本设计单元内的上述低临界电压元件和高临界电压元件，具有低于100nm的栅极宽度。本专利技术所述，减少功率消耗时同时维持速度，使得晶片效能和功率消耗可同时最佳化。附图说明图1A是显示典型电路图，其中应用多临界电压技术方法；图1B是显示图1A的晶体管电路图，其中混合临界电压元件可以建构于同一基本设计单元；图2是显示本专利技术实施例中速度关键的设计流程图；图3是显示本专利技术实施例中电力关键的设计流程图；图4是显示本专利技术实施例中最小电力的设计流程图。具体实施例方式在此必须说明的是，本文档来自技高网...

【技术保护点】
一种在速度关键电路中使用多临界电压基本设计单元的方法，其特征在于，所述在速度关键电路中使用多临界电压基本设计单元的方法包括：使用一或多低临界电压基本设计单元，形成上述速度关键电路的初步实体布局；在不违反一速度限制的条件下，用 一或多高临界电压基本设计单元，替代在上述速度关键电路的一或多非关键路径内的至少部分上述低临界电压基本设计单元；以及在不违反上述速度限制的条件下，用一或多高临界电压元件，替代位于上述速度关键电路的一非关键路径上至少一低临界电压基本设计 单元内的一或多元件，该低临界电压基本设计单元在该关键路径上。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：庄建祥，侯永清，陈昆龙，鲁立忠，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]