高速序列计算机总线的信号调整方法及其相关计算机系统技术方案

本发明专利技术提供了一种高速序列计算机总线的信号调整方法及其相关计算机系统，该方法包含有将一第一信号设定存入该高速序列计算机总线以产生一第一PCIe信号；以该第一PCIe信号调整一链路；以及根据该链路的一信号状态，决定是否将一第二信号设定存入该高速序列计算机总线，以产生一第二PCIe信号以调整该链路；其中，该高速序列计算机总线通过该链路连接多个电子装置。本发明专利技术能够动态地调整高速序列计算机总线的信号设定以达到较佳的信号传输品质。

【技术实现步骤摘要】
高速序列计算机总线的信号调整方法及其相关计算机系统
本专利技术是指一种高速序列计算机总线的信号调整方法及其相关计算机系统，尤指一种可动态地调整高速序列计算机总线的信号设定以达到较佳传输信号的信号调整方法及其相关计算机系统。
技术介绍
随着现今高速输入/输出总线数据速率的提升，传输通道更加难以维持稳定可靠的信号品质。其中，高速序列计算机总线(PeripheralComponentInterconnectExpress，PCIe)是一种符合高速串列互连协议的传输接口，可用来解决日益成长的频宽需求，提供更高效能。一般而言，当制造商生产完成PCIe后，会选定一固定的信号设定。然而，PCIe所采用的串列链路会因各种物理现象而受到影响，例如交互干扰、抖动、符号间干扰(IntersymbolInterference，ISI)等，进而影响PCIe信号的传输品质，例如误码率(BitErrorRate，BER)。在此情形下，由于每一PCIe所应用的环境不同，例如温度、湿度，并且其元件的老化速度也不同，因此，若仅皆采用固定的信号设定，将影响PCIe信号的传输品质或稳定性，而无法满足使用者对于信号品质的需求。换言之，现有技术确实有改进的必要。
技术实现思路
因此，本专利技术提供一种高速序列计算机总线的信号调整方法及其相关计算机系统，动态地调整高速序列计算机总线的信号设定以达到较佳的信号传输品质。本专利技术的一实施例揭露一种高速序列计算机总线的信号调整方法，其包含有：将一第一信号设定存入该高速序列计算机总线以产生一第一PCIe信号；以该第一PCIe信号调整一链路；以及根据该链路的一信号状态，决定是否将一第二信号设定存入该高速序列计算机总线，以产生一第二PCIe信号以调整该链路；其中，该高速序列计算机总线通过该链路连接多个电子装置。本专利技术的另一实施例揭露一种计算机系统，用于一高速序列计算机总线，包含有：一处理器；以及一PCIe装置，耦接于该处理器，储存有一程序代码，用来指示该处理器将一第一信号设定存入该高速序列计算机总线以产生一第一PCIe信号；以该第一PCIe信号调整一链路；以及根据该链路的一信号状态，决定是否将一第二信号设定存入该高速序列计算机总线，以产生一第二PCIe信号以调整该链路；其中，该高速序列计算机总线通过该链路连接多个电子装置。附图说明图1为本专利技术实施例的一计算机系统的示意图。图2为本专利技术实施例的一调整流程的示意图。图3为本专利技术实施例的另一调整流程的示意图。符号说明10：计算机系统；20、30：调整流程；102：处理器；104：PCIe装置；202、204、206、208、210、302、304、306、308、310、312、314、316、318、320：步骤；C：最大错误位笔数；D：预设时间；R：错误位计数器；T：计时器。具体实施方式现有的高速序列计算机总线(PeripheralComponentInterconnectExpress，PCIe)的信号设定(SignalSetting)在出厂后为固定的，即用来产生PCIe信号的波形参数为固定的。也就是说，在制造商完成高速序列计算机总线的制造后，不论在任何环境下高速序列计算机总线的信号设定皆相同。因此，当高速序列计算机总线因环境(例如，温度、湿度)改变或元件老化时，PCIe信号的传输品质，例如，信号的误码率(BitErrorRate，BER)，或者于信号的置信度(ConfidenceLevel，CL)等，都会受到影响。为了改善现有技术的缺点，本专利技术实施例提供一种用于高速序列计算机总线的调整机制，以动态地调整高速序列计算机总线的信号设定，进而改善高速序列计算机总线的传输信号。请参考图1，图1为本专利技术实施例的一计算机系统10的示意图。计算机系统10可用于一高速序列计算机总线(未绘示于图)，高速序列计算机总线为用来连接多个电子装置，并且建立电子装置之间的一链路(link)以进行信号传输。计算机系统10包含有一处理器102及一PCIe装置104，其中PCIe装置104可以是储存装置、网卡、图形处理单元上的通用图形处理器(General-purposecomputingongraphicsprocessingunits，GPGPU)、加速卡等。PCIe装置104储存有一程序代码，用来指示处理器102进行相关运作。请参考图2，图2为本专利技术实施例的一调整流程20的示意图。调整流程20可被编译为程序代码而储存于PCIe装置104中，以指示处理器102执行对应操作。调整流程20包含有下列步骤：步骤202：开始。步骤204：将一第一信号设定存入高速序列计算机总线以产生一第一PCIe信号。步骤206：以第一PCIe信号调整一链路。步骤208：根据链路的一信号状态，决定是否将一第二信号设定存入高速序列计算机总线，以产生一第二PCIe信号以调整链路。步骤210：结束。根据调整流程20，在步骤204及步骤206中，计算机系统10可以第一信号设定存入高速序列计算机总线，以产生第一PCIe信号并据以调整高速序列计算机总线所连接的电子装置之间的链路。接着，于步骤208中，计算机系统再根据高速序列计算机总线所连接的电子装置之间的链路的信号状态，例如误码率或置信度，决定是否以不同于第一信号设定的第二信号设定存入高速序列计算机总线，以产生第二PCIe信号并且据以调整链路。如此一来，计算机系统10即可动态地监测高速序列计算机总线所连接的电子装置之间的链路的信号状态，当链路的误码率无法达到一使用者的要求时，则以不同于原本的信号设定存入高速序列计算机总线，进而达到使用者对于误码率或置信度的要求。在一实施例中，链路的信号状态可以是在一预设时间内的误码率。以高速序列计算机总线PCIeGen3为例，当使用者要求其信号状态的误码率为10-14以及置信度为95％时，即代表在131500秒内只能产生5个错误的位。因此，在本专利技术的实施例中，即可以131500秒作为预设时间，并据以检测高速序列计算机总线在预设时间内是否产生超过5个错误的位。此外，为了适应高速序列计算机总线所应用的不同环境(例如，湿度或温度)，计算机系统10可以不同的信号设定存入高速序列计算机总线。因此，本专利技术的计算机系统10可另包含一信号设定表，其中信号设定表中的每一信号设定可对应至不同PCIe信号的波形参数。也就是说，在上述实施例中，当第一信号设定无法满足使用者的需求时，计算机系统10可自信号设定表中按照一特定顺序或随机地改为其他信号设定，例如第二信号设定或一第N信号设定，以指示高速序列计算机总线以不同的信号设定调整链路。值得注意的是，本专利技术并未限制信号设定表的组数，而可以针对各种环境湿度、温度来制定不同组数的波形参数。如此一来，计算机系统10于步骤208中即可动态调整对于不同环境的最佳信号设定，进而以最适合所在环境的信号设定进行信号传输。在另一实本文档来自技高网...

【技术保护点】
1.一种高速序列计算机总线的信号调整方法，其特征在于，包括：/n将一第一信号设定存入所述高速序列计算机总线以产生一第一PCIe信号；/n以所述第一PCIe信号调整一链路；以及/n根据所述链路的一信号状态，决定是否将一第二信号设定存入所述高速序列计算机总线，以产生一第二PCIe信号以调整所述链路；/n其中，所述高速序列计算机总线通过所述链路连接多个电子装置。/n

【技术特征摘要】
20191101 TW 1081396041.一种高速序列计算机总线的信号调整方法，其特征在于，包括：
将一第一信号设定存入所述高速序列计算机总线以产生一第一PCIe信号；
以所述第一PCIe信号调整一链路；以及
根据所述链路的一信号状态，决定是否将一第二信号设定存入所述高速序列计算机总线，以产生一第二PCIe信号以调整所述链路；
其中，所述高速序列计算机总线通过所述链路连接多个电子装置。


2.根据权利要求1所述的信号调整方法，其特征在于，所述信号状态是在一预设时间内的一误码率。


3.根据权利要求2所述的信号调整方法，其特征在于，当所述误码率在所述预设时间内大于一最大位错误笔数时，以所述第二信号设定替换所述第一信号设定存入所述高速序列计算机总线以调整所述链路。


4.根据权利要求1所述的信号调整方法，其特征在于，所述第一信号设定与所述第二信号设定是选自一信号设定表，且所述第一信号设定与所述第二信号设定分别为对应于不同PCIe信号的波形参数。

【专利技术属性】
技术研发人员：张世辉，
申请(专利权)人：纬颖科技服务股份有限公司，
类型：发明
国别省市：中国台湾;71