特征故障相关制造技术

公开了一些技术，用于确定集成电路设计中的已知特征将在制造过程期间导致缺陷的可能性。根据这些技术中的某些，识别包含有已识别设计特征的多个逻辑单元，以及确定在多个这些逻辑单元的每个中发生的设计特征的量。然后获得至少对应于这些逻辑单元的集成电路部分的故障率。然后，通过将故障率与该特征的发生量相关联来确定指示该特征将导致缺陷的特征故障系数。这些技术中的某些另外还用于识别更可能导致缺陷的新的设计特征。特别，根据各逻辑单元的每个中发生的已知特征的量以及所预测的它们对于对应于该逻辑单元的集成电路部分的成品率的影响，来预测逻辑单元的故障率。然后，这些预测故障率与对应于逻辑单元的集成电路部分的实际故障率做比较，并且识别具有最大偏差的部分。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及辅助集成电路的设计的多种技术和工具。本专利技术的各个方面特别地可应用于使用测试数据来确定最可能导致集成电路发生故障的集成电路的物理特征。
技术介绍
微电路装置，通常称作“集成电路”，被用在多种产品中，从汽车到微波炉到个人计算机。设计和制造集成电路涉及很多步骤；这已变成众所周知的“设计流”，具体的步骤高度依赖于微电路的类型、复杂度、设计团队以及集成电路制造商或工厂。对于所有设计流，有几个步骤是通用的首先，典型地利用硬件设计语言(HDL)来逻辑建模设计规格。然后利用软件和硬件“工具”通过运行软件仿真程序和/或硬件仿真器来验证在设计流的多个阶段处的设计，以及校正设计中的错误。在确认了逻辑设计的正确性后，通过综合软件将逻辑设计转换为设计数据。该设计数据，经常称为“网表(netlist)”，表示将获得期望逻辑结果的指定电子器件，例如晶体管、电阻、电容以及它们的相互连接。在该阶段也可以使用每个器件的假设特征速度来进行对于时序的初步估计。该“网表”也可以被视为对应于在典型电路图中所示出表示的级(level)。电路元件之间的关系一旦建立，设计再次转换为描述指定几何要素的物理设计数据。这些几何要素定义了将利用多种材料创建的形状，用以形成电路元件。定制版图编辑器(custom layout editor)，例如MentorGraphics公司的IC Station或Cadence公司的Virtuoso通常用于该任务。也可以使用自动布局布线工具来定义物理版图，尤其是将用于将逻辑元件互相连接的布线。因此，物理设计数据表示通常通过光刻工艺写在掩膜上以制造期望的微电路器件的图案。集成电路的每个层(layer)在物理数据库中具有对应的层表示，以及由这种层表示中的数据描述的几何形状来限定电路元件的相对位置。例如，注入层的层表示的形状限定将发生掺杂的区域；在相互连接层的层表示中的线形状限定金属导线的定位以连接元件等。然后生产设备或“加工者(fab)”将使用这种掩膜制造集成电路。每个加工者指定其自己的物理设计参数，从而与他们的过程、设备和技术相符。随着微电路器件的重要性的增长，设计者和制造者继续改进这些器件。例如，每年微电路器件制造者都在开发新的技术，使得如可编程微处理器的微电路器件更复杂且尺寸更小。微处理器现在利用多于5千万个晶体管制造而成，很多晶体管仅有90nm的尺寸。随着微电路器件变得更复杂以及它们的电路元件变得更小，它们也变得更难以正确制造。例如，传统的微电路器件可能具有几百万个不同连接，即使是单个连接的断路或短路也可以导致微电路的操作发生故障。传统上，通过减少在制造过程期间造成的缺陷的数量来增加集成电路的制造成品率是制造集成电路的制造者的责任。典型地，制造者将在初始制造运行之后识别缺陷，然后在后续制造运行的制造过程或设备中进行改变，期望可以避免已识别的缺陷以及改进集成电路的制造成品率。然而，以纳米几何学构造的现代集成电路的设计和制造过程的复杂度却已经导致了仅由于在设计和制造过程之间的相互作用而产生的缺陷数量的极大增加。结果，制造者很难识别制造过程或设备中的那些可减少新类型缺陷的改变。在很多情况下，由于太难或成本太高以至于甚至不能在制造过程期间检测这些新的缺陷类型。
技术实现思路
本专利技术的实施例有益地提供一种技术，用于确定在集成电路设计中的已知特征将在制造过程期间导致缺陷的可能性。更具体地，本专利技术的一些实现识别包含有已识别设计特征的多个逻辑单元，以及确定在多个这样的逻辑单元的每个中发生的设计特征的量。这些实现然后还获得至少对应于这些逻辑单元的集成电路部分的故障率。通过将故障率与特征发生(occurrence)量相关联来确定特征故障系数，该特征故障系数指示该特征将导致缺陷的可能性。本专利技术的一些实现可以另外被用于识别更可能导致缺陷的新的设计特征。在本专利技术的这些例子中，基于在每个逻辑单元中发生的已知特征的量以及这些已知特征对于对应于这些逻辑单元的集成电路的部分的成品率的预测影响，来预测逻辑单元的故障率。这些预测的故障率然后与对应于这些逻辑单元的集成电路部分的实际故障率做比较，以及识别具有最大偏差的部分。这些集成电路部分的一个或多个然后可以使用例如故障分析测试来检验，以实际地识别导致该部分发生故障的结构缺陷。当测试发现不对应于已知特征的结构缺陷时，识别说明该缺陷的设计特征。然后可以为该新识别的特征确定故障率概率值。这种过程可以被重复直到逻辑单元的预测故障率充分符合它们的对应集成电路部分的实际故障率。因此，本专利技术的各例子可以用于识别那些对于集成电路的制造成品率具有最大影响的那些集成电路设计中的特征。基于该信息，设计者可以修正集成电路设计以减少或避免使用那些将更可能减少根据设计制造的集成电路的成品率的设计特征。附图说明图1说明了可以被本专利技术的各例子采用的设计属性提取工具的例子；图2说明了可以被本专利技术的各个例子采用的测试信息工具的例子；图3说明了可以用于实现本专利技术的各个例子的计算机装置的例子；图4说明了根据本专利技术的各个例子的特征故障相关工具；图5A和图5B说明了描述根据本专利技术的各个例子的特征故障相关工具的操作的流程图；图6和图7说明了可以由本专利技术的各个例子产生的类型的特征与成品率相关图的例子；图8说明了根据本专利技术的各个例子的特征识别工具；图9A和图9B示出描述根据本专利技术的各个例子的特征识别工具的操作的流程图；图10说明了可以由根据本专利技术的各个例子的特征识别工具产生的巴列特图的例子。具体实施例方式概述本专利技术的不同实施例提供技术，用于确定在集成电路设计中的设计特征将导致在制造过程期间的缺陷的可能性。本专利技术的一些实现还可以识别可能导致缺陷的一个或多个另外的、以前未被识别的设计特征。因此，使用本专利技术的各个例子，设计者可以识别对集成电路的制造成品率具有最大影响的集成电路设计中的那些特征。然后设计者可以使用该信息来修改集成电路设计以减少或避免使用那些更可能减少根据该设计制造的集成电路的成品率的设计特征。根据本专利技术的各个实施例，设计者起初将利用特征故障相关工具来指定设计特征用于分析。使用例如由单独的设计属性识别工具提供的信息，该特征故障相关工具将在一个或多个集成电路设计中识别包含有指定设计特征的的各个逻辑单元。如以下将更详细讨论的，逻辑单元是集成电路设计的对应于可用测试信息的一些分级的(hierarchical)子集。特征故障相关工具还要确定在每个逻辑单元中的指定设计特征的发生(occurrence)的量。此外，特征故障相关工具将确定对应于一些或全部逻辑单元的实际集成电路部分的故障率。此信息可以例如由独立的测试信息工具获得。接下来，特征故障相关工具把集成电路部分的故障率与在每个对应的逻辑单元中的该特征的发生的量相关联，以确定该特征的故障系数。此特征故障系数然后将根据在集成电路设计中发生的该特征的量来反应集成电路的成品率。该特征故障系数可以存储在数据库中用于以后的使用。利用本专利技术的一些实现，特征故障相关工具可以使用例如巴列特图替换地或另外地显示不同特征的与特征故障系数相关联的成品率影响的相对大小。设计者因此可以使用与特征故障系数相关联的成品率影响的相对大小来确定在集成电路设计中，对于根据该设计制造的集成电路的成品率，哪个特征具有最大的影响本文档来自技高网...

【技术保护点】
一种用于确定集成电路设计特征的特征故障系数的方法，其包括：定义对应于集成电路中物理结构的集成电路设计特征；识别包含有所述特征的多个逻辑单元；对于每个识别的逻辑单元；确定所述特征在该逻辑单元中发生的量，以及确定对应于该逻辑单元的集成电路部分的故障率；以及使所述特征的量与所述故障率相关联，从而为该特征确定通过特征故障系数来定义的至少一个特征故障函数。

【技术特征摘要】
【国外来华专利技术】US 2004-10-1 60/615,3291.一种用于确定集成电路设计特征的特征故障系数的方法，其包括定义对应于集成电路中物理结构的集成电路设计特征；识别包含有所述特征的多个逻辑单元；对于每个识别的逻辑单元，确定所述特征在该逻辑单元中发生的量，以及确定对应于该逻辑单元的集成电路部分的故障率；以及使所述特征的量与所述故障率相关联，从而为该特征确定通过特征故障系数来定义的至少一个特征故障函数。2.根据权利要求1所述的方法，其中确定所述特征在每个所述逻辑单元中发生的量，包括从设计特征提取工具接收在每个所述逻辑单元中发生的所述特征的量。3.根据权利要求1所述的方法，其中确定对应于所述逻辑单元的所述集成电路部分的故障率，包括从测试信息工具接收故障率。4.根据权利要求1所述的方法，还包括确定所述特征的特征故障系数超出阈值；以及减少在现有集成电路设计中的所述特征的发生量，以产生修改的集成电路设计。5.一种使用根据权利要求4所述方法产生的修改的集成电路设计。6.根据权利要求1所述的方法，其中所述逻辑单元包括没有发生所述特征的逻辑单元。7.根据权利要求1所述的方法，还包括确定所述特征的实现将导致缺陷发生的可能性超出阈值；以及对现有集成电路设计中的所述特征的各发生添加测试电路，以产生修改的集成电路设计。8.根据权利要求1所述的方法，还包括确定所述特征的实现将导致缺陷发生...

【专利技术属性】
技术研发人员：大卫阿贝尔克龙比，伯恩德卡尔费迪南德克内曼，
申请(专利权)人：明导公司，
类型：发明
国别省市：US[美国]