多层堆叠封装结构和多层堆叠封装结构的制备方法技术

本发明专利技术的实施例提供了一种多层堆叠封装结构和多层堆叠封装结构的制备方法，涉及芯片封装技术领域，将多个结构芯片层叠在基底芯片上，同时在每个结构芯片的上侧设置第一布线层，第一布线层与结构芯片电连接，并且在塑封体内设置导电柱，导电柱向下贯通塑封体并与介质基板电连接，第一布线层与导电柱电连接。通过采用导电柱和第一布线层的结构，替代现有的打线结构，使得结构芯片能够实现与介质基板电连接，避免采用打线方式实现芯片的电连接，从而避免了导线桥接/断线的风险，同时能够缩小封装结构的尺寸，有利于产品的微型化。

【技术实现步骤摘要】
多层堆叠封装结构和多层堆叠封装结构的制备方法
本专利技术涉及芯片封装
，具体而言，涉及一种多层堆叠封装结构和多层堆叠封装结构的制备方法。
技术介绍
随着半导体行业的快速发展，电子产品微型化越来越薄以满足用户的需求以及产品性能与内存越来越高，因此，半导体封装结构采用多个芯片叠装（Stack-Die）技术或者芯片叠装（FOW，flowoverwire）技术，将两个或者多个芯片叠装在单一封装结构中，实现产品封装体积减小以及提升产品性能。此种叠装产品(记忆卡/存储卡)，通常拥有2种类型芯片，记忆存储芯片以及逻辑芯片，通过叠装方式封装在同一基板单元内，例如：NAND产品要求产品容量足够大，堆叠层数多，其存储卡性能受限于存储芯片数量以及堆叠结构尺寸的大小。并且，无论采用哪种堆叠方式，其通常需要打线来实现芯片的电连接，而随着堆叠高度的增高，顶层芯片打线增长，难以控制，容易造成导线不稳定（桥接/断线），同时由于打线时向芯片两侧扩散，导致封装结构的尺寸增大，不利于产品的微型化。
技术实现思路
本专利技术的目的包括，例如，提供了一种多层堆叠封装结构和多层堆叠封装结构的制备方法，其能够避免采用打线方式实现芯片的电连接，避免了导线桥接/断线的风险，同时能够缩小封装结构的尺寸，有利于产品的微型化。本专利技术的实施例可以这样实现：第一方面，本专利技术提供一种多层堆叠封装结构，包括：介质基板；贴装在所述介质基板上的芯片封装模组，所述芯片封装模组包括基底芯片、多个结构芯片和塑封体，所述基底芯片贴装在所述介质基板上，多个所述结构芯片层叠贴装在所述基底芯片上，所述塑封体贴装在所述介质基板上并包覆在所述基底芯片和多个结构芯片外；其中，每个所述结构芯片的上侧或下侧设置有第一布线层，所述第一布线层与所述结构芯片电连接，所述塑封体内还设置有导电柱，所述导电柱向下贯通所述塑封体并与所述介质基板电连接，所述第一布线层与所述导电柱电连接。在可选的实施方式中，所述基底芯片的下侧设置有第二布线层，所述第二布线层同时与所述基底芯片和所述导电柱电连接。在可选的实施方式中，所述基底芯片的下侧设置有第一导电凸块，所述第一导电凸块与所述第二布线层电连接。在可选的实施方式中，每个所述结构芯片的上侧或下侧设置有第二导电凸块，所述第一布线层通过所述第二导电凸块与所述结构芯片电连接。在可选的实施方式中，所述介质基板上设置有第一导电连接盘，所述基底芯片覆盖在所述第一导电连接盘上，并通过所述第一导电连接盘与所述介质基板电连接。在可选的实施方式中，相邻两个所述结构芯片之间设置有第一胶膜层，以使相邻两个所述结构芯片粘接在一起，所述基底芯片与相邻的结构芯片之间设置有第二胶膜层，以使所述基底芯片和相邻的结构芯片粘接在一起。在可选的实施方式中，所述介质基板上还设置有第二导电连接盘，所述导电柱与所述第二导电连接盘连接，并通过所述第二导电连接盘与所述介质基板电连接。在可选的实施方式中，所述介质基板上还设置有第三布线层，所述第三布线层与所述第二导电连接盘连接，并通过第二导电连接盘与所述导电柱电连接。在可选的实施方式中，所述导电柱的材料为导电金属或导电胶。第二方面，本专利技术提供一种多层堆叠封装结构的制备方法，用于制备如前述实施方式所述的多层堆叠封装结构，所述制备方法包括：利用载具制备芯片封装模组；将所述芯片封装模组贴装在介质基板上；其中，所述芯片封装模组包括基底芯片、多个结构芯片和塑封体，所述基底芯片贴装在所述介质基板上，多个所述结构芯片层叠贴装在所述基底芯片上，所述塑封体贴装在所述介质基板上并包覆在所述基底芯片和多个结构芯片外；每个所述结构芯片的上侧或下侧设置有第一布线层，所述第一布线层与所述结构芯片电连接，所述塑封体内还设置有导电柱，所述导电柱向下贯通所述塑封体并与所述介质基板电连接，所述第一布线层与所述导电柱电连接。在可选的实施方式中，利用载具制备芯片封装模组的步骤，包括：在所述载具上贴装基底芯片；在所述基底芯片上贴装结构芯片；在所述载具上印刷塑封料，形成包覆在所述基底芯片和所述结构芯片外的中间塑封层；研磨所述中间塑封层，直至露出所述结构芯片；在所述结构芯片的上侧设置第一布线层，所述第一布线层与所述结构芯片电连接；在所述中间塑封层上开孔并填充导电材料，形成与所述第一布线层电连接的导电柱；重复贴装所述结构芯片，并形成所述第一布线层和所述导电柱；在所述中间塑封层上印刷塑封料，形成包覆在所述基底和多个所述结构芯片外的塑封体；去除所述载具，以形成所述芯片封装模组。本专利技术实施例的有益效果包括，例如：本专利技术实施例提供的多层堆叠封装结构，将多个结构芯片层叠在基底芯片上，同时在每个结构芯片的上侧设置第一布线层，第一布线层与结构芯片电连接，并且在塑封体内设置导电柱，导电柱向下贯通塑封体并与介质基板电连接，第一布线层与导电柱电连接。通过采用导电柱和第一布线层的结构，替代现有的打线结构，使得结构芯片能够实现与介质基板电连接，避免采用打线方式实现芯片的电连接，从而避免了导线桥接/断线的风险，同时能够缩小封装结构的尺寸，有利于产品的微型化。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本专利技术的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。图1为本专利技术第一实施例提供的多层堆叠封装结构的示意图；图2为本专利技术第一实施例提供的多层堆叠封装结构的透视图；图3为本专利技术其他实施例中多层堆叠封装结构的示意图；图4为本专利技术第二实施例提供的多层堆叠封装结构的示意图；图5为本专利技术第三实施例提供的多层堆叠封装结构的制备方法的步骤框图；图6至图14为本专利技术第三实施例提供的多层堆叠封装结构的工艺流程图。图标：100-多层堆叠封装结构；110-介质基板；111-第二导电连接盘；113-第一导电连接盘；130-芯片封装模组；131-基底芯片；1311-第一导电凸块；1313-第二胶膜层；133-结构芯片；1331-第二导电凸块；1333-第一胶膜层；135-塑封体；136-第一布线层；137-第二布线层；138-第三布线层；139-导电柱；200-载具。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本专利技术实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本专利技术的实施例的详细描述并非旨在限制要求保护的本专利技术的范围，而是仅仅表示本专利技术的选定实施例。基于本专利技术中的实施例，本领域普通本文档来自技高网...

【技术保护点】
1.一种多层堆叠封装结构，其特征在于，包括：/n介质基板；/n贴装在所述介质基板上的芯片封装模组，所述芯片封装模组包括基底芯片、多个结构芯片和塑封体，所述基底芯片贴装在所述介质基板上，多个所述结构芯片层叠贴装在所述基底芯片上，所述塑封体贴装在所述介质基板上并包覆在所述基底芯片和多个结构芯片外；/n其中，每个所述结构芯片的上侧或下侧设置有第一布线层，所述第一布线层与所述结构芯片电连接，所述塑封体内还设置有导电柱，所述导电柱向下贯通所述塑封体并与所述介质基板电连接，所述第一布线层与所述导电柱电连接。/n

【技术特征摘要】
1.一种多层堆叠封装结构，其特征在于，包括：
介质基板；
贴装在所述介质基板上的芯片封装模组，所述芯片封装模组包括基底芯片、多个结构芯片和塑封体，所述基底芯片贴装在所述介质基板上，多个所述结构芯片层叠贴装在所述基底芯片上，所述塑封体贴装在所述介质基板上并包覆在所述基底芯片和多个结构芯片外；
其中，每个所述结构芯片的上侧或下侧设置有第一布线层，所述第一布线层与所述结构芯片电连接，所述塑封体内还设置有导电柱，所述导电柱向下贯通所述塑封体并与所述介质基板电连接，所述第一布线层与所述导电柱电连接。


2.根据权利要求1所述的多层堆叠封装结构，其特征在于，所述基底芯片的下侧设置有第二布线层，所述第二布线层同时与所述基底芯片和所述导电柱电连接。


3.根据权利要求2所述的多层堆叠封装结构，其特征在于，所述基底芯片的下侧设置有第一导电凸块，所述第一导电凸块与所述第二布线层电连接。


4.根据权利要求1所述的多层堆叠封装结构，其特征在于，每个所述结构芯片的上侧或下侧设置有第二导电凸块，所述第一布线层通过所述第二导电凸块与所述结构芯片电连接。


5.根据权利要求1所述的多层堆叠封装结构，其特征在于，所述介质基板上设置有第一导电连接盘，所述基底芯片覆盖在所述第一导电连接盘上，并通过所述第一导电连接盘与所述介质基板电连接。


6.根据权利要求1-5任一项所述的多层堆叠封装结构，其特征在于，...

【专利技术属性】
技术研发人员：徐林华，张超，
申请(专利权)人：甬矽电子宁波股份有限公司，
类型：发明
国别省市：浙江;33