与透过高速缓存内存之相当重要的数据传送或特定类型之数据传送的有关的指令，导致受限之访问策略的应用以控制对高速缓存内存的一个或多个分割区的访问，以便降低或防止预期接下来由高速缓存内存或处理器所用之数据的覆写。处理器或其它系统组件可判定（ａｓｓｅｒｔ）运用于选择一个或多个访问策略间的讯号，然后可应用该选定的访问策略在与该指令相关联之数据传送作业期间控制对该高速缓存内存的一个或多个路向（ｗａｙ）之访问。该访问策略一般代表对特定高速缓存分割区的访问限制，例如对一个或多个特定高速缓存路向或一个或多个特定高速缓存线（ｃａｃｈｅ ｌｉｎｅ）的限制。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上是关于处理系统中的高速缓存操作(caching),尤关 于数据传送期间限制对高速缓存内存。
技术介绍
高速缓存内存常使用于处理系统中以储存如数据或指令等信息以 便能为处理器所利用或随后储存于如系统内存或硬盘等较为固定的内 存中。例如，在个人计算机系统中，图形驱动程序经常利用高速缓存 内存以移动介于系统内存与一个或多个视频帧缓冲器(video frame buffer)间的视频数据之大区块。为了实行此种传送，图形驱动程序可 透过高速缓存内存运用小循环(tight 10op)或x86 REP命令以重复实 行移动功能而连续从内存传送数据区块至帧缓冲器，或反之亦然。然 而，此种技术一般具有在高速缓存内存中的数据被传输中的视频数据 所覆写(overwritten)的效果。应该了解，由于从高速缓存内存出来的 视频数据传送后可能需要将覆写数据重新插入高速缓存内存，覆写已 存在于高速缓存内存中的数据可能降低高速缓存的效率，并且数据的 重新插入经常造成显著的延迟或处理器的停止运转(stalling)。因此，一种在数据传送期间用来防止或减少于高速缓存内存中常用数据之覆 写的技术将会是有益的。
技术实现思路
本专利技术的目的是提供一种在数据传输期间可防止或减少高速缓存 内存中常用数据的覆写的系统和方法。本专利技术的高速缓存内存系统包括系统内存、处理器、帧缓冲器、 高速缓存内存、以及高速缓存控制器。该高速缓存控制器在数据传送 至该帧缓冲器期间根据由该处理器所执行以实现该传送的指令的类型 而控制对该高速缓存内存的访问。以上结合附图的详细说明，本专利技术之目的及优点对在此
之一般技艺者显而易见，其中各图类似的参考符号系用来标示类似的 组件，且其中附图说明图1显示根据本专利技术的至少一个实施例的例示处理系统的方块图； 图2、 5和7显示根据本专利技术的至少一个实施例的例示高速缓存控制模块的方块图；以及图3、 4、 6和8显示根据本专利技术的至少一个实施例的例示高速缓存访问控制方法的流程图。具体实施例方式图1至8例示透过高速缓存内存于数据的传送期间可控制高速缓 存访问的例示的系统及方法。在至少一个具体实施例中，有关于非数 据传送作业或透过高速缓存内存牵涉到相当小的数据传送之作业之指 令，造成第一访问控制策略的应用以在处理器使用高速缓存内存期间 控制对高速缓存内存之一个或多个分割区的访问。对比下，对牵涉到 相当大量的数据传送或特定类型的数据传送之指令来说，造成第二访 问策略的应用以控制该高速缓存内存之一个或多个分割区的访问以便 减少或防止数据的覆写，该数据系预期随后会由高速缓存内存或处理 器所使用。如本文中较详细的说明，与特定作业相关联之数据传送的 类型或大小可根据检查或指令之前置码(prefix)字段与/或作业码 (opcode)字段之比较来决定。为了响应此比较或检查，处理器或其它 系统组件可宣告用来选择一个或更多访问策略间的讯号，而该选定的 访问策略于是在与指令相关联之数据传送作业期间可应用到控制对高 速缓存内存之一个或多个路向(way)之访问。该访问策略一般代表对特 定高速缓存分割区的访问限制，例如对于一个或多个特定高速缓存路 向或一个或多个特定高速缓存线的限制。对特定高速缓存路向的访问 限制有关的访问策略可以例如高速缓存屏蔽来表示。通过使用例如留 在高速缓存内存近来最少使用的(LRU， least recently used)信息， 可选定对特定高速缓存分割区的限制。兹请参考图1，利用例示的高速缓存控制机制的例示系统100系根据本专利技术的至少一个实施例来说明。该系统100包括如中央处理单元 (CPU)之处理器110、如所例示的包括具有多个路向(标示为路向1至 N)用于多个高速缓存列之各个的高速缓存内存122之高速缓存120，以 及高速缓存控制模块124(例如软件、硬件或韧体模块)。此处所用之名 词，高速缓存列，系指一组与共同索引相关联之高速缓存线。该高速 缓存内存120可包括例如16路向(16iay) 、 128列高速缓存且各高速 缓存线能够储存32字节的数据。该系统100可进一步包括一个或多个 利用高速缓存120之模块，例如透过例如系统总线150耦合至高速缓 存120与/或处理器110之系统内存130与显示帧缓冲器140。在至少一个实施例中，利用高速缓存120储存由处理器110要使 用的数据或用来促进介于如系统内存130与显示帧缓冲器140间的数 据传送。如一般所了解的，此种传送在由该处理器110执行一个或多 个指令之前或期间一般系由处理器110所开始。如上所提及的，储存 处理器110要使用的数据或数据的传送可能造成已存在于高速缓存内 存122中数据的覆写。由于被覆写，此种数据在随后的作业期间无法 为处理器110取得来使用，因而此数据的覆写可能阻碍处理器110以 及高速缓存120之效能。于是，在至少一个实施例中，该高速缓存控 制模块124可实行高速缓存访问控制策略，该策略在某些类型的数据 传送以及高速缓存内存122中的数据储存期间限制了对高速缓存内存 122之一个或多个部分(例如一个或多个路向或一个或多个高速缓存区 块)的访问。此访问控制策略可确认(identify)多个路向或高速缓存区 块之子集，该等路向或高速缓存区块含有于数据传送或数据储存作业 后预期为处理器110所用的数据，以及可确认可能含有于数据传送后 不预期保留或储存之将由处理器110所利用的数据之高速缓存内存 122之那些路向/高速缓存区块。该访问控制策略因而可确认那些路向/ 高速缓存区块，该等路向/高速缓存区块可利用于数据传送作业期间而 不会显著地阻碍数据处理器110在使用高速缓存120上之效能。如已 详细讨论于本文中，该访问控制策略可用一组或多组之高速缓存屏蔽 来实行，该高速缓存屏蔽指示高速缓存内存122的那些可在数据传送 作业期间用来储存数据的路向，以及那些在数据传送作业期间禁止被 使用的路向。在一个实施例中，根据处理器110所提供的或判定的(asserted) 受限辨识符讯号116选定于数据传送作业期间所运用之特定访问策略 以响应或预备特定数据传送作业的执行。根据该处理器110所判定或 提供的讯号116，该高速缓存控制模块124选择访问策略以应用到高速 缓存内存122，以便限制或防止对该高速缓存内存之一个或多个路向的 访问。处理器110可利用指令分析模块160(例如软件、硬件或韧体模块) 以分析即将由处理器110执行或目前在执行的指令以便决定是否判定 讯号116。在一个实施例中，模块160根据即将执行指令系确认为与暂 时性数据或如视频数据之数据的大区块之传送相关联的特定指令的类 型的决定来决定是否判定该受限辨识符讯号116。根据此确认，该模块 160可操作该处理器110以便判定该受限讯号116或直接判定该讯号 116。在一个实施例中，与大型数据传送或相对暂时性数据之数据传送 相关联之特定指令系根据目前在执行或即将执行的指令之前置码字段 或作业码字段之至少一者来辨识。为了说明起见，REP指令(在x86架 构中之前置码0xF3)通常用在x86处理架构以重复某些指令，例如搬移 字符串(move string, MOVS)指令(在x86架构中的作业码0xA本文档来自技高网...
【技术保护点】
一种方法，包含下列步骤：判定将要传送的数据的数据类型（４０２）；判定数据传送命令以传送该数据（４０４）；当该数据为第一类型时，选择与该数据传送命令一起使用的第一前置码（４０６）；以及当该数据为第二类型时，选择 与该数据传送命令一起使用的第二前置码（４０８）。
【技术特征摘要】
【国外来华专利技术】US 2005-2-7 11/052,4321.一种方法，包含下列步骤判定将要传送的数据的数据类型(402)；判定数据传送命令以传送该数据(404)；当该数据为第一类型时，选择与该数据传送命令一起使用的第一前置码(406)；以及当该数据为第二类型时，选择与该数据传送命令一起使用的第二前置码(408)。2. 如权利要求1所述的方法，其中，该第一类型的数据为视频数据，且该第二类型的数据不同于该第一类型的数据。3. 如权利要求1所述的方法，其中，该第一类型的数据为将要传 送至视频帧缓冲器(140)的数据。4. 如权利要求1所述的方法，其中，该第一类型的数据为暂时性 数据而不予再利用。5. 如权利要求1所述的方法，其中，选择该第一前置码以促进第 一高速缓存屏蔽(212,222)的选择，以及选择该第二前置码以促进第 二高速缓存屏蔽(212,222)的选择。6. —种系统，包含系统内存(130); 处理器(110); 帧缓冲器(140); 高速缓存内存(122);以及高速缓存控制器(124)，以...
【专利技术属性】
技术研发人员：S汤姆森，M克罗姆，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]
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