使用虚拟层改变物理版图数据的方法技术

本发明专利技术提供了一种使用虚拟层改变物理版图数据的方法。该方法编码目标设计并综合用于所编码目标的逻辑。该方法可产生虚拟层，布局逻辑块在适当位置并对其布线用于连接至执行元件。可提取引线电阻值或电容值。可以对物理实施执行时序检查和串扰分析。可检查晶体管的互连和布线是否与电路一致。可检查引线间距和栅长度与预设规格一致性。基于虚拟层可形成掩模。因此，虚拟层在当物理版图数据改变时物理验证之前利用软件生成，其允许使用适合于执行实际工序的晶圆生产线的ＬＶＳ／ＤＲＣ，并实现可靠的物理验证。

【技术实现步骤摘要】

本专利技术涉及半导体器件的设计，尤其涉及半导体器件中诸如有源层的层 的设计。更具体地说，本专利技术涉及在不同的晶圆生产线中使用诸如CAD工具 的SKILL程序的有源层的虚拟层的版图。
技术介绍
为了有效地利用晶圆生产线(fab)资源并增加产率，可使来自一特定晶圆生 产线的物理版图数据(例如，物理库或GDSII数据)用于另一晶圆生产线以 允许这两个晶圆生产线生产相同的产品。这不仅增加产率，而且提高现有晶圆 生产线资源的使用效率。当物理版图数据传输时，使用层地图文件。如果在其中传输物理版图数据 的晶圆生产线中需要多个新层，，就必须生成这些层。例如，在0.18nm工艺 的晶圆生产线A中引入的Artisan库(artisan library)传输至0.18nm工艺的现 有晶圆生产线B，使得产品可都在这两个晶圆生产线中制造，由此增加晶圆生 产线资源的使用效率。如果晶圆生产线B使用包括N有源层和P有源层的两 层，以及晶圆生产线A使用一个公共有源层，则假设有N和P注入层包围公 共有源层，则必须生成新层(例如，N有源层和P有源层)。一种用于传输物理版图数据的方法使用制造电子束曝光系统(MEBES) 以当创建掩模数据时生成这种新层(例如，N和P有源层)并使得物理版图数 据从晶圆生产线A传输至晶圆生产线B中。然而，这种方法可能不会生成适合于晶圆生产线B的新层，原因在于， 在设计流程中，在掩模数据创建之前，执行版图与电路原理图一致性/设计规 则检査(LVS/DRC)。从而，即使使用晶圆生产线B，也可能使用对晶圆生 产线A的LVS/DRC执行物理验证，从而导致用于两个晶圆生产线的LVS/DRC 之间的差异。因此，可能无法保证物理版图数据验证的可靠性。
技术实现思路
实施方式涉及一种，其中虚拟层在当 物理版图数据改变时物理验证之前利用软件生成，其可能使用适合于执行实际 工序的晶圆生产线的版图与电路原理图一致性/设计规则检査(LVS/DRC)(所 述检査对于制造或制造设备时间短)，从而实现可靠的物理验证。实施方式涉及一种，其可最大化物理 版图的验证可靠性。实施方式涉及一种， 其中虚拟层在当物理版图数据改变时物理验证之前利用软件生成，其可能使用 适于执行实际工序的晶圆生产线的版图与电路原理图一致性/设计规则检查 (LVS/DRC)，从而实现可靠的物理验证。实施方式涉及一种，其可包括以下歩 骤的至少其中之一对目标设计进行编码，并综合用于所编码目标设计的逻辑。 生成虚拟层。在相应的位置布局逻辑块并布线逻辑块以使其连接至执行元件。 提取多个引线电阻值或多个电容值并针对物理实施执行时序检査和串扰分析。 检査晶体管的互连和布线是否与预定电路相匹配并检査引线间距和栅长度是 否与预设规格一致。基于虚拟层生成掩模。在实施方式中， 一种在标准逻辑单元中使用虚拟层改变版图数据的方法可 包括以下步骤的至少其中之一确定N和P有源层名称是否存在。如果N和 P有源层名称存在，则确定顶单元是否具有层次。如果顶单元具有层次，则创 建底单元列表。在底单元中生成N有源层和P有源层。从底单元删除现有的 公共有源层。确定目前单元是否为底单元列表中最后一个单元，如果目前单元 为底单元列表中最后一个单元，则在顶单元中生成N有源虚拟层和P有源虚 拟层。从顶单元删除现有的公共有源层。在实施方式中， 一种在I/O焊盘单元中使用虚拟层改变物理版图数据的方 法包括以下步骤的至少其中之一确定N和P有源层名称是否存在。如果N 和P有源层名称存在，则确定顶单元是否具有层次。如果顶单元具有层次，则 临时展平顶单元的底单元。在展平的顶单元中生成N有源虚拟层和P有源虚拟层。从展平的顶单元删除现有的公共有源层并生成新的示例单元，取消顶单 元的临时展平。在顶单元中示例化示例单元。附图说明图1A和图1B分别例示了根据本专利技术的实施方式在使用Cadence SKILL 程序改变版图之前的原始版图和使用Cadence SKILL程序改变版图之后的版 图；图2A和图2B例示了当用于标准逻辑的算法应用于I/O焊盘单元时可能 出现的问题；图3例示出根据实施方式使用虚拟层改变物理版图数据的程序的流程图； 图4例示了根据实施方式使用标准逻辑单元中的虚拟层改变物理版图数据的方法流程图；以及图5例示了根据实施方式使用1/0焊盘单元中的虚拟层改变物理版图数据的方法流程图。具体实施方式表1例示了根据实施方式用于实现虚拟层的标准逻辑的部分Cadence SKILL程序。表l(defun pghCreateActLayersCell (lib cell oldActLayer nimpLayer pimpLayer newNactLayer newPactLayer)(letStar ((cv (dbOpenCellViewByType lib cell layout maskLayout a)) (shapeList cv 〉shapes)Check existence of layer name(if !(existLayer oldActLayer cv) then(pghDialogBox Active layer name does not exist, Please check again!) else (if !(existLayer newNactLayer cv) then(pghDialogBox N+ Active layer name does not exist, Please check again!) else (if !(existLayer newPactLayer cv) then(pghDialogBox P+ Active layer name does not exist， Please checkagain!) i );Create new n-active Layer (if (cv >shapes != nil) thenCadence SKILL程序可以分两类实现， 一类用于标准逻辑以及另一类用于 输入/输出(I/O)焊盘。参照图3将详细描述实施例处理方法。如图1A和图1B所示，原始版图包括公共有源层100、 P注入层110和N 注入层120。 Cadence SKILL程序，或其他高级交互编程语言，可用于将公共 有源层100和P注入层110进行与(AND)运算以产生如示图IB所例示的P 有源层112。 Cadence SKILL程序，或其他高级交互编程语言，还可用于将公 共有源层100和N注入层120进行与(AND)运算以产生如示图IB所例示的 N有源层122。公共有源层100随后删除。这种算法可适合于标准逻辑单元，原因在于它们的层次简单并且它们的公 共有源层存在于同一个层中。当对i/o焊盘单元执行该算法时，多个设计规则 检查(DRC)错误可能出现在有源层中，原因在于它们的层次比标准逻辑单元更复杂。公共有源层、N注入层和P注入层可描绘在不同层中。以下参照图2A和图2B的实例将描述这些问题的详细内容。相应地，与用于标准逻辑单元的算法不同的另一算法用于I/O焊盘单元。图2A例示了 I/O焊盘单元的原始版图。如图2A所示，顶单元包括第一 底单元以及第二底单元，其中在第本文档来自技高网...

【技术保护点】
一种方法，包括如下步骤：对目标设计进行编码，并综合用于所编码目标设计的逻辑；生成虚拟层；在相应的位置上布局逻辑块，并布线所述逻辑块以使其连接至执行元件；提取多个引线电阻值或多个电容值的至少其中之一，并针对物理 实施来执行时序检查和串扰分析；检查晶体管的互连和布线是否与电路相匹配，以及检查引线间距和栅长度是否与预设规格一致；以及基于所述虚拟层形成掩模。

【技术特征摘要】
KR 2006-8-16 10-2006-00771931.一种方法，包括如下步骤对目标设计进行编码，并综合用于所编码目标设计的逻辑；生成虚拟层；在相应的位置上布局逻辑块，并布线所述逻辑块以使其连接至执行元件；提取多个引线电阻值或多个电容值的至少其中之一，并针对物理实施来执行时序检查和串扰分析；检查晶体管的互连和布线是否与电路相匹配，以及检查引线间距和栅长度是否与预设规格一致；以及基于所述虚拟层形成掩模。2. 根据权利要求1所述的方法，其特征在于，通过执行版图寄生提取过 程来提取所述多个引线电阻值或多个电容值的至少其中之一。3. 根据权利要求1所述的方法，其特征在于，针对物理实施采用静态时 序分析。4. 根据权利要求1所述的方法，其特征在于，通过执行版图与电路原理 图一致性检査来检查所述晶体管的互连和布线是否与所述电路相匹配。5. 根据权利要求1所述的方法，其特征在于，通过执行设计规则检查来 检查引线间距和栅长度是否与预设规格一致。6. 根据权利要求1所述的方法，其特征在于，通过采用光学临近校正来 基于所述虚拟层形成所述掩模。7. 根据权利要求1所述的方法，其特征在于，所述生成虚拟层的步骤包 ...

【专利技术属性】
技术研发人员：崔丞镐，
申请(专利权)人：东部高科股份有限公司，
类型：发明
国别省市：KR[韩国]