用于可管理性引擎背景的控制器链路制造技术

本发明专利技术的一个实施例是一种有效的互连总线。第一时钟脉冲源在链路总线线路上以第一频率产生第一时钟信号，所述第一时钟信号与传送到设备的第一数据同步。该装置具有第二时钟脉冲源，它在所述装置传送第二数据时以第二频率产生与第二数据同步的第二时钟信号。所述第一和第二数据各形成一分组，该分组是已发送的分组、完成的分组以及未发送的分组这三者中的一个。所述第一和第二频率相互独立并且分别限制在第一和第二频率范围内。队列结构存储在基于信用的流控制策略中使用的分组。

【技术实现步骤摘要】

本专利技术的实施例涉及樣败理器的领域，特别是涉Ait信总线。技术背景在典型的賴L处理器系统中，芯片集变得越来越重要。芯片集可以提供许多功能以支持例:M殳备接口、絲器控制、输A/输出(1/0)控制、电源 管理、#管理、网,口等任务。,孩汰理器系统集成了越^多的 芯片集，设备和芯片集的互载为了一个难题。提供互连总线的^贿技林许多的缺点。例如由PCI专Jli^且(SIG)在 2004年发布的PCI勤出规范U中提供的夕K殳部件互连(PCI) Express这 样的高速接口，即使在没有主动地发送或接收时也需要高功耗。这些总线 接口通常具有高引脚计数，从而需要连接器具有巨大的空间。它们通常使 用通用时钟脉冲源，这导致在关闭电源状态期间m^获得时钟信号。此外， 它们可能具有复杂的通信协议，导致硬件复翻匕。
技术实现思路
才財居本专利技术的第一方面，提供了一种装置，包括第一时钟脉冲源，用于在,总线线路上以第一频率产生第一时钟信 号，所述第一时钟信号与将被传iH^设备的笫一数据同步，所述设备具有 第二时钟脉沖源，它在所述设M送第^^t据时，以第二频率产生与第二数据同步的第二时钟信号，所述第一和第二数据各形成一^^且，所述^i且 是已发送的分组、完成的分組以及^送的分组这三者中的一个，所述第 一和第二频率相互独立并且分别限制在第一和第二频率范围内；以及队列结构，耦合到所述第一时钟脉冲源以存储在基于信用的流控制策 略中使用的分组。根据本专利技术的第二方面，提供了一种方法，包括在链路总线线路上以第一频率产生第一时钟信号，所述第一时钟信号 与将被传送到设备的第一数据同步，所述设备具有第二时钟脉沖源，它在 所述设备传送第二数据时，以第二频率产生与第而数据同步的第二时钟信 号，所述第一和第而数据各形成一分组，所述分组是已发送的分组、完成 的分组以及未发送的分组这三者中的一个，所述第一和第二频率相互独立 并且分别限制在第一和第二频率范围内；以及在队列结构中存储分组，所述分组被用在基于信用的流控制策略中。才財居本专利技术的第三方面，提供了一种系统，包括主处理器；通过存储器控制器耦合到所述主处理器的存储器，所述务賭器包括多 个双数据率同步动态随机存取存储器装置；耦合到所述主处理器的芯片集，所述芯片集具有主部分和可管理性引 擎(廳)部分，所述芯片集包括接口电路，所述接口电路包括第一时钟脉沖源，用于在銜洛总线线路上以第一频率产生与第一数据 同步的第一时钟信号；以及通所诉链路总线线路耦合到所述芯片集的驻留在ME部分中的设备， 所述设备具有第二时钟脉冲源，它在所述设备发送第二数据时，以第二频 率产生与第二数据同步的第二时钟信号；所述第一和第二数据各形成一分 组，所述分组是已发送的分组、完成的分组以及未发送的分组这三者中的 一个，所述第一和第二频率相互独立并且分别限制在第一和第二频率范围 内；其中，所述接口电路具有队列结构，用于存—诸在基于信用的流控制策略中使用的分组。参考用于说明本专利技术实施例的后面的描述以及附图，本专利技术的实施例将变得更加容易理解。其中图l是示出能够实施本专利技术一个实施例的系统的图。 图2是示出4M居本专利技术一个实施例的在两个设备之间的总线互连的图。 图3是示出根据本专利技术一个实施例的队列结构的图。 图4是示出根据本专利技术一个实施例的事务排序(ordering)逻辑的图。 图5是示出根据^ML明一个实施例的^^则空闲状态的过程的^^呈图。M实施方式本专利技术的一个实施例是一种有效的互连总线。第一时钟脉冲源在M 总线线路上以第一频率产生第一时钟信号，所述第一时钟信号与将被传送 到设备的第一数据同步。该设备具有第二时钟脉冲源，它在该设备传送第^!t据时以第二频率产生与第^lt据同步的第二时钟信号。所述第一和第二数据各形成分组，该分组是已发送的(posted)、完成的以及未发送的 (non-posted)分组这三者中的一个。所述第一和第二频率相互独立并且分 别限制在第一和第二频率范围内。队列结构存储在基于信用的伊d空制策略在后面的描述中，阐述了大量特定的细节。但是，可以理解，不M 这些特定细节也能实现本专利技术的实施例。在其它例子中，为了不模糊对本 说明书的理解，没有示出7>^、口的电路、结构以及技术。本专利技术的一个实施例可以描述为一个过程，它通常描述为^^呈图、作 业图、结构图或框图。虽然流程图可以按顺序过程来描述操怍，但是许多 操怍可以并行或者并发地#^亍。流程图中的循环或迭代可用单次迭代来描 述。可以理解， 一个循环索引或多个循环索引或者一个计数器或多个计数 器主要用于更新相关联的计数器或者指针。此外，所述操作的顺序可以重 新安排。 一个处理在其操作完成时结束。处理可以对应于方法、程序、过 程等。框图可以包才S笛i^t件、项目、部件、设备、单元、子单元、结构、方法、处理、函数、才刻乍、功能或者任务等的块或才狭。 一种功能或者操 作可以自动或者手动地执行。本专利技术的一个实施例是提供具有对于在外设之间通信有用的多种特征 的总线互连技术。这些特征包括低功率、低引脚计数、独立时钟以及中间 带宽 所述总线可作为具有时钟和数据两个信号线路的双向半双工通信链 路来操作，所述时钟和数据以源同步的方式操怍。此外，可以存在平台复位信号。当所述总线连接到两^H殳备时，^s殳备可具有宽变化的不同的 时钟脉冲源。所述总线还可^^双工方式操作。本专利技术的另一实施例简化 了事务排序规则以提供筒单的设计以及较少的花费而仍然^^与pci标准和PCI Express标准完全兼容，所述PCI标准在2004年由PCI SIG在传 统PCI 3.0规范中发布。这可以通it/L许已发送的事务和完成的事务共享 相同的信用(credit) ^t得。本专利技术的另一实施例是在不^^)两^S殳备之 间的特定消息的杀升下检测空闲状态。附图说明图1是示出能够实祐本专利技术一个实施例的系统100的图。系统100可 以分为i^几子系统101以及可管理性引擎(ME) 102。系统100包括处理 器单元110,存储器控制器(MC) 120,存储器130，输A/输出控制器(IOC) 140,互连145,输A/输出(1/0)设备147,到147k以珊量^f诸ll^接口 150 械备跳主机子系统101包才诚常在f示准环境中运行的部件。ME 102是^A^ 系统100中的一个完整的子系统，它被狄以提供单独的系统管理和平台 的基于固件的系统特征。ME 102通常不可访问主机子系统101的资源并且 ^i^几子系统101不可访问ME的资源。但是，ME 102可与主机子系统101 以#的方式共享少量资源。这些共享的资源防ii^ ME 102和主冲/li且成部 分之间不^的访问，以有凌i^M寻ME 102与ii;u子系统101分离。处理器单元110 f^^任意类型体系结构的中:fc^理器，例如^J )超线 程、安全性、网络、数字媒^M支术的处理器、单核处理器、多核处理器、 ^7v式处理器、移动处理器、微控制器、数字信号处理器、超标量处理器、 向量处理器、衫旨令多数据(SMD)计^^几、复杂指令集计算机(CISC)、精简指令集计^f几(Rise)、超长指令字(VLiw)或';^^体系结构。MC 120 ^]于提供对^f诸器以及输A/输出本文档来自技高网...

【技术保护点】
一种装置，包括：　　　　第一时钟脉冲源，用于在链路总线线路上以第一频率产生第一时钟信号，所述第一时钟信号与将被传送到设备的第一数据同步，所述设备具有第二时钟脉冲源，它在所述设备传送第二数据时，以第二频率产生与第二数据同步的第二时钟信号，所述第一和第二数据各形成一分组，所述分组是已发送的分组、完成的分组以及未发送的分组这三者中的一个，所述第一和第二频率相互独立并且分别限制在第一和第二频率范围内；以及　　　　队列结构，耦合到所述第一时钟脉冲源以存储在基于信用的流控制策略中使用的分组。

【技术特征摘要】
US 2006-9-20 11/5248491.一种装置，包括第一时钟脉冲源，用于在链路总线线路上以第一频率产生第一时钟信号，所述第一时钟信号与将被传送到设备的第一数据同步，所述设备具有第二时钟脉冲源，它在所述设备传送第二数据时，以第二频率产生与第二数据同步的第二时钟信号，所述第一和第二数据各形成一分组，所述分组是已发送的分组、完成的分组以及未发送的分组这三者中的一个，所述第一和第二频率相互独立并且分别限制在第一和第二频率范围内；以及队列结构，耦合到所述第一时钟脉冲源以存储在基于信用的流控制策略中使用的分组。2. 权利要求l所述的装置，其中，所述第一时钟信号与所述第一数据 分离。3. 权利要求l所述的装置，其中，所述第一时钟信号和所述第一数据 ^A^所述^^各总线《姊中。4. 权利要求1所述的装置，其中，所述第一频率范围从大约8MHz 到66MHz而所述第二频率范围从大约32MHz到266MHz。5. 权利要求l所述的装置，其中，所述队列结构包括第一队列，用于^f诸接收的已发送的和多成的^ia;第二队列，用于^f诸接收的^^送的^^且；第一接收信用计数器，M^到所述第一队列，用于将^^在所述第一 队列中的所述接收的已发送和完成的分组的数量的第一接收信用进行累 加；第J^I妄收信用计数器，4給到所述第二队列，用刊夸f(^所述第二 队列中的所述接收的^送的分组的数量的第二接收信用进行累力。，所述 第一和第二信用形成将被传送到所述设备的接收信用；以及信用卩艮制，用于更新所述设备的接收信用的限制。6. 权利要求5所述的装置，其中所述队列结构还包括传输队列，存储用于传输的传输分组；以及 消费信用计数器，津給到所述传输队列，将^J^所述传输队列中的 所述传输^l且的数量的传输信用进行累加。7. 权利要求6所述的装置，其中，所i^于信用的流控制策略是基于 所述传l射言用和信用限制的。8. 权利要求5所述的装置，还包拾事务排序逻辑，^^到所述队列结构，用于实施筒化的事务排序^!J'J， 所述事务排序MJ'J允许已发送的和完成的事务共享同H言用。9. 权利要求8所述的装置，其中，所述事务排序逻辑允许已发送的请 求或完成的请求通过a送请求，禁止已发送的请求或完成的请求通过另 一已发送的或完成的请求，以及禁止a送的请求通过另一U送的请求。10. 权利要求l所述的装置，还包括空闲冲企测器，用于检测所述銜洛总线线路上的空闲状态，而不使用发 向或来自所述设备的特定消息。11. 权利要求10所述的装置，其中，所述空闲检测器包括 接收标记，当4t^分组并且至其它设备的总线交接发生时所述接收标^皮设置，当不存在将将^C^送的M事务并且存在来自其它设备的总线交接时，所述接收标ie^皮清除。12. 权利要求ll所述的装置，其中，在来自其它装置的总线交^^不存在将^^送的挂起事务且所述接收标i己被清除时，所述空闲状态被检 测到来。13. —种方法，包4舌在链路总线线路上以第一频率产生第一时钟信号，所述第一时钟信号 与将被传送到设备的第一数据同步，所述设备具有第二时钟脉冲源，它在 所述设M送第二^t据时，以第二频率产生与第二教据同步的第二时钟信 号，所述第一和第二数据各形成一分组，所述分组是已发送的分组、完成 的分组以及^送的分组这三者中的一个，所述第一和第二频率相互独立 并且分别限制在第一和第二频率范围内；以及 在队列结构中^H诸^^且，所述^ia^^]在基于信用的流控制策略中。14. 权利要求13所述的方法，其中，产生所述第一时钟信号包括将所 述第一时钟信号与所述第一数据分离。15. 权利要求13所述的方法，其中，产生所述第一时钟信号包括将所述第一时钟信号和所^一数...

【专利技术属性】
技术研发人员：M亨萨克，K瓦迪韦卢，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]