一种窗口型逐次逼近模数转换器及控制方法技术

本发明专利技术公开了一种窗口型逐次逼近模数转换器及控制方法，具体包括电容阵列数模转换器、时域比较器和控制逻辑。本发明专利技术通过时域比较器提供的输入电压相对大小的信息，设置窗口电压，并根据逐次逼近过程中电容阵列上极板的电压和窗口电压的关系，决定是否跳过冗余的比较周期，达到功耗优化的目的。

【技术实现步骤摘要】
一种窗口型逐次逼近模数转换器及控制方法
本专利技术属于集成电路
，特别涉及一种窗口型逐次逼近模数转换器及控制方法。
技术介绍
随着物联网技术不断发展，“万物互联”越来越接近人们的生活。作为物联网系统中核心，传感器节点的功耗成为制约传感系统性能的重要因素之一。而传感器核心构件之一——模数转换器的性能在很大程度上决定了传感器的性能。传感器节点通常对功耗有苛刻的要求，因此，具有低功耗、中等分辨率及中等转换速度等特点的逐次逼近型模数转换器，特别适用于传感器节点。传统的逐次逼近型模数转换器中，其比较器通常采用电压域的比较器，这种结构的比较器的功耗由对噪声要求最严格的比较周期决定，而在整个逐次逼近转换周期中，比较器的功耗几乎保持恒定。因此，在对噪声要求不高的比较周期中，造成了较大的功耗浪费。同时，在传统的逐次逼近型模数转换器中，其电压逼近方式采用传统的二进制逐步搜索逼近方式，效率较为低下，造成能耗浪费。
技术实现思路
基于此，本专利技术针对传统逐次逼近型模数转换器中电压域比较器功耗较高及二进制逐步搜索逼近效率低下的问题，提出了一种窗口型逐次逼近模数转换器及控制方法。本专利技术解决其技术问题采用的技术方案是：窗口型逐次逼近模数转换器，具体包括电容阵列数模转换器、时域比较器和控制逻辑。所述电容阵列数模转换器输入端连接模拟输入信号和所述控制逻辑输出端，其输出端接所述时域比较器输入端；所述时域比较器用于比较所述电容阵列数模转换器产生的信号，比较结果由输出端输出，其输出端与所述控制逻辑输入端连接；所述控制逻辑的输出端用于输出数字输出码信号。进一步的，所述时域比较器包括：比较控制信号、第一输入信号、第二输入信号、第一电平输出端、第二电平输出端、第一计数值输出端、第二计数值输出端、第一与非门、第二与非门、正向输入缓冲器链、反向输入缓冲器链、第一计数器和第二计数器；其中：所述正向输入缓冲器链(B1)和所述反向输入缓冲器链(B2)均由N个二输入信号控制的缓冲器级联组成，N为正整数；其中：所述二输入信号控制的缓冲器，含有：三个PMOS管：第一PMOS管(MP1)、第二PMOS管(MP2)和第三PMOS管(MP3)；三个NMOS管：第一NMOS管(MN1)、第二NMOS管(MN2)和第三NMOS管(MN3)；其中：所述第一PMOS管(MP1)的源极及所述第三PMOS管(MP3)的源极与参考电源(VDD)耦接，所述第一PMOS管(MP1)的栅极与第一控制信号(Vp)耦接，所述第一PMOS管(MP1)的漏极与所述第二PMOS管(MP2)的源极耦接，所述第二PMOS管(MP2)的栅极及所述第一NMOS管(MN1)的栅极与所述二输入信号控制的缓冲器的输入端(in)耦接，所述第一NMOS管(MN1)的源极及所述第三NMOS管(MN3)的源极与地(Gnd)耦接，所述第二PMOS管(MP2)的漏极、所述第一NMOS管(MN1)的漏极及所述第三PMOS管(MP3)的栅极与所述第二NMOS管(MN2)的栅极耦接，所述第三PMOS管(MP3)的漏极及所述第二NMOS管(MN2)的漏极与所述二输入信号控制的缓冲器的输出端(out)耦接，所述第三NMOS管(MN3)的栅极与所述二输入信号控制的缓冲器的第二控制信号(Vn)耦接，所述第二NMOS管(MN2)的源极与所述第三NMOS管(MN3)的漏极耦接；所述第一与非门(G1)的第一输入端(C)及所述第二与非门(G2)的第一输入端(F)与所述比较控制信号(S)耦接，所述第一与非门(G1)的输出端与所述正向输入缓冲器链(B1)的输入端耦接，所述正向输入缓冲器链(B1)的第一控制信号(Vp)及所述反向输入缓冲器链(B2)的第二控制信号(Vn)与所述第一输入信号(Vip)耦接，所述正向输入缓冲器链(B1)的第二控制信号(Vn)及所述反向输入缓冲器链(B2)的第一控制信号(Vp)与所述第二输入信号(Vin)耦接，所述正向输入缓冲器链(B1)的输出端及所述第二与非门的第二输入端(E)与所述第一计数器的时钟输入端(C)耦接，所述第二与非门的输出端与所述反向输入缓冲器链(B2)的输入端耦接，所述反向输入缓冲器链(B2)的输出端及所述第二计数器时钟端(C)与所述第一与非门的第二输入端(D)耦接，所述第一计数器的复位端(R)和所述第二计数器的复位端(R)与所述比较控制信号(S)的反信号(SN)耦接，所述第一电平输出端(Vpout)即为所述正向输入缓冲器链(B1)的输出端，所述第一计数值输出端(CountP)即为所述第一计数器的输出端(Q)，所述第二电平输出端(Vnout)即为所述反向输入缓冲器链(B2)的输出端，所述第二计数值输出端(CountN)即为所述第二计数器的输出端(Q)。更进一步的，所述的电容阵列数模转换器包含第一电容阵列、第二电容阵列、切换开关组、采样开关，所述控制逻辑控制所述控制采样开关和所述切换开关组与所述第一电容阵列和所述第二电容阵列的连接方式，完成对模拟输入信号的采样；所述第一电容阵列中全部电容的顶极板相连接作为第一电容阵列的电容顶极板DACP，所述第二电容阵列中全部电容的顶极板相连接作为第二电容阵列的电容顶极板DACN；所述控制逻辑通过所述切换开关组控制所述第一电容阵列和所述第二电容阵列中各电容底极板连接的基准电压，在所述第一电容阵列的电容顶极板DACP和所述第二电容阵列的电容顶极板DACN产生完成逐次逼近比较过程中所需的相应电平；所述第一电容阵列的电容顶极板DACP和所述比较器第一输入信号(Vip)耦接，所述第二电容阵列的电容顶极板DACN和所述比较器第二输入信号(Vin)耦接。为解决技术问题，本专利技术还提供了窗口型逐次逼近模数转换器的控制方法，具体包括以下步骤：步骤S1、在窗口型逐次逼近模数转换器上电后，所述控制逻辑控制所述电容阵列数模转换器第一电容阵列和第二电容阵列中电容顶极板和底极板的基准电压连接方式，产生所需的窗口电压；所述时域比较器完成对窗口电压的比较后，记录此时第一电平输出端Vpout的电平值、第二电平输出端Vnout的电平值、第一计数值输出端CountP的计数值和第二计数值输出端CountN的计数值；步骤S2、在采样相位，控制所述电容阵列数模转换器中的电容阵列连接模拟输入信号和基准电压；步骤S3、控制所述电容阵列数模转换器的第一电容阵列和第二电容阵列与模拟输入信号断开，电容阵列中全部电容的底极板连接到相应的基准电压；步骤S4、时域比较器开始比较，根据第一电平输出端Vpout和第二电平输出端Vnout的电平值及第一计数值输出端CountP和第二计数值输出端CountN的计数值，判断DACP和DACN的大小及DACP和DACN的电压之值绝对值是否小于窗口电压的绝对值，若DACP电压大于DACN电压且DACP和DACN的电压之差绝对值大于窗口电压的绝对值，则时域比较器输出有效位为1，所述控制逻辑控制电容阵列数模转换器中的第一电容阵列中电容的底极板和第二电容阵列中电容的底极板与基准电压的连接方式，产生下一次逐次逼近比较过程的电压；若DACP电本文档来自技高网...

【技术保护点】
1.一种窗口型逐次逼近模数转换器，其特征在于，具体包括电容阵列数模转换器、时域比较器和控制逻辑。所述电容阵列数模转换器输入端连接模拟输入信号和所述控制逻辑输出端，其输出端接所述时域比较器输入端；所述时域比较器用于比较所述电容阵列数模转换器产生的信号，比较结果由输出端输出，其输出端与所述控制逻辑输入端连接；所述控制逻辑的输出端用于输出数字输出码信号。/n

【技术特征摘要】
1.一种窗口型逐次逼近模数转换器，其特征在于，具体包括电容阵列数模转换器、时域比较器和控制逻辑。所述电容阵列数模转换器输入端连接模拟输入信号和所述控制逻辑输出端，其输出端接所述时域比较器输入端；所述时域比较器用于比较所述电容阵列数模转换器产生的信号，比较结果由输出端输出，其输出端与所述控制逻辑输入端连接；所述控制逻辑的输出端用于输出数字输出码信号。


2.根据权利要求1所述的窗口型逐次逼近模数转换器，其特征在于，所述时域比较器包括：比较控制信号、第一输入信号、第二输入信号、第一电平输出端、第二电平输出端、第一计数值输出端、第二计数值输出端、第一与非门、第二与非门、正向输入缓冲器链、反向输入缓冲器链、第一计数器和第二计数器；其中：所述正向输入缓冲器链(B1)和所述反向输入缓冲器链(B2)均由N个二输入信号控制的缓冲器级联组成，N为正整数；其中：
所述二输入信号控制的缓冲器，含有：三个PMOS管：第一PMOS管(MP1)、第二PMOS管(MP2)和第三PMOS管(MP3)；三个NMOS管：第一NMOS管(MN1)、第二NMOS管(MN2)和第三NMOS管(MN3)；其中：
所述第一PMOS管(MP1)的源极及所述第三PMOS管(MP3)的源极与参考电源(VDD)耦接，所述第一PMOS管(MP1)的栅极与第一控制信号(Vp)耦接，所述第一PMOS管(MP1)的漏极与所述第二PMOS管(MP2)的源极耦接，所述第二PMOS管(MP2)的栅极及所述第一NMOS管(MN1)的栅极与所述二输入信号控制的缓冲器的输入端(in)耦接，所述第一NMOS管(MN1)的源极及所述第三NMOS管(MN3)的源极与地(Gnd)耦接，所述第二PMOS管(MP2)的漏极、所述第一NMOS管(MN1)的漏极及所述第三PMOS管(MP3)的栅极与所述第二NMOS管(MN2)的栅极耦接，所述第三PMOS管(MP3)的漏极及所述第二NMOS管(MN2)的漏极与所述二输入信号控制的缓冲器的输出端(out)耦接，所述第三NMOS管(MN3)的栅极与所述二输入信号控制的缓冲器的第二控制信号(Vn)耦接，所述第二NMOS管(MN2)的源极与所述第三NMOS管(MN3)的漏极耦接；
所述第一与非门(G1)的第一输入端(C)及所述第二与非门(G2)的第一输入端(F)与所述比较控制信号(S)耦接，所述第一与非门(G1)的输出端与所述正向输入缓冲器链(B1)的输入端耦接，所述正向输入缓冲器链(B1)的第一控制信号(Vp)及所述反向输入缓冲器链(B2)的第二控制信号(Vn)与所述第一输入信号(Vip)耦接，所述正向输入缓冲器链(B1)的第二控制信号(Vn)及所述反向输入缓冲器链(B2)的第一控制信号(Vp)与所述第二输入信号(Vin)耦接，所述正向输入缓冲器链(B1)的输出端及所述第二与非门的第二输入端(E)与所述第一计数器的时钟输入端(C)耦接，所述第二与非门的输出端与所述反向输入缓冲器链(B2)的输入端耦接，所述反向输入缓冲器链(B2)的输出端及所述第二计数器时钟端(C)与所述第一与非门的第二输入端(D)耦接，所述第一计数器的复位端(R)和所述第二计数器的复位端(R)与所述比较控制信号(S)的反信号(SN)耦接，所述第一电平输出端(Vpout)即为所述正向输入缓冲器链(B1)的输出端，所述第一计数值输出端(CountP)即为所述第一计数器的输出端(Q)，所述第二电平输出端(Vnout)即为所述反向输入缓冲器链(B2)的输出端，所述第二计数值输出端(CountN)即为所述第二计数器的输出端(Q)。


3.根据权利要求1所述的窗口型逐次逼近模数转换器，其特征在于，所述的电容阵列数模转换器包含第一电容阵列、第二电容阵列、切换开关组、采样开关，所述控制逻辑控制所述控制采样开关和所述切换开关组与所述第一电容阵...

【专利技术属性】
技术研发人员：谢良波，任彦，周牧，王勇，聂伟，杨小龙，
申请(专利权)人：重庆邮电大学，
类型：发明
国别省市：重庆;50