一种设计时钟域中锁存器的布图的方法和计算机系统，其中通过增加吸引力逐步牵引锁存器直到其最终与时钟分布结构例如局部时钟缓冲器（ＬＣＢ）相邻。在迭代时，调用时序优化，例如栅极尺寸调整和再缓冲，以保持时间估计准确。通过施加迭代时钟网络加权调整，本发明专利技术使逻辑布局和时钟布局之间的相互作用更强，这一点可产生更高质量的时序并且大大节省功率。
【技术实现步骤摘要】
本专利技术总体涉及半导体芯片和集成电路的制造与设计，更特别是涉及 一种设计锁存器和其它逻辑单元的物理布图(布局)的方法，该锁存器和 逻辑单元从时钟分布结构例如局部时钟緩沖器接收时钟信号。
技术介绍
集成电路广泛用于各种电子应用，从简单装置例如手表到非常复杂的计算机系统。通常认为微电子集成电路(IC)芯片是在半导体基底(例如 硅)上形成的具有单元间电互联的逻辑单元的集合。IC可包括大量单元并需要单元间的复杂连接。单元是一个或多个电路元件组，例如晶体管、电 容器、电阻器、电感器、以及其它组合在一起执行逻辑功能的基本电路。单元类型包括例如芯单元、扫描单元和输入/输出u/o)单元。每个IC单元可具有一个或多个引脚，每个引脚又通过连线连至IC的一个或多个其 它引脚。还在芯片表面上形成连接IC引脚的连线。对于更复杂的设计，通常有至少四个不同的用于布线的导电^h质层，例如多晶硅层和三个金属层(金属-l、金属-2、和金属-3)。多晶硅层、金属-1、金属-2、和 金属-3都用于垂直和/或水平布线。通过首先构思逻辑电路描述、然后将逻辑描述转换为物理描述或者几 何布图，而制造IC芯片。通常采用记录所有网络或单元引脚之间的互联 的连线表执行该过程。布图通常由多层中的一组平面几何形状组成。 然后检验该布图以保证其满足所有的设计要求，特别是时序要求。结果是 一组作为描述该布图的中间形式的设计文档。然后将该i殳计文档转换为图 形产生器文档，其用于通过光束或者电子束图形产生器产生称为4^才莫的图形。制造时，这些掩模用于采用一系列光刻步骤形成硅晶片的图形。将电 路说明转换为布图的过程称为物理设计.半导体制造中的单元布局包括确定特定单元应当最佳(或者接近于最佳)地放置在集成电路器件表面上的位置。因为超大皿集成(VLSI)器 件制造过程需要大量元件和细节，所以物理设计如果没有计算机辅助则不 可实现。所以，大多数物理设计阶段大量采用计算机辅助设计(CAD)工 具，并且许多阶段已经部分或者全部自动化。物理设计过程的自动化提高 了集成水平、减少了换向时间以及增强了芯片性能。对于电子设计自动化 (EDA)已经产生了几种不同的程序语言，包括Verilog、 VHDL和TDML。 典型的EDA系统接收一种或多种IC器件的高级行为描述，并将该高级i殳 计语言描述转换为各抽象级的连线表。布局算法通常基于模拟退火、基于自顶向下切割的分区、或者分析范 例(或者其组合)。近年来，特别是在基于自顶向下分割的分区和分析领 域出现了几种新的理论布局工具。作为用于微分割分区的快速而极有效的 算法的多级分区帮助产生了新一代基于自顶向下分割的布局器。该类布局 器将单元分为两个(两分)或者四个(四分)芯片区，然后递归地划分每 个区直到获得总体(粗略)布局。分析布局器允许单元在设计上临时重叠。 通过由划分或者引入附加力和/或限制以产生新的优化问题来消除重叠而 得到合法化。著名的分析布局器PROUD和GORDIAN都重复采用等分技 术以去除重叠。基于Eisenmann力的布局器除了采用熟知的依赖线长的力 以外还采用附加力以减小单元重叠并考虑布局区域。分析布局器最优地解 决弛豫布局组成，例如尽量降低整体二次线长。二次布局器通常采用各种 数值优化技术以求解线性系统。两种普遍技术为共辄梯度(CG)和逐次超 弛豫(SOR) 。 PROUD布局器采用SOR技术，而GORDIAN布局器采 用CG算法。尽管这些技术提供单元的关于其数据互联的足够的布局，但是设计者 在构造单元时钟网络时还有另外一个挑战，采用最新的技术例如低功率、 65纳米集成电路使得该挑战更加困难。因为能耗问题，低功率电路(例如 对于微处理芯片为20瓦或者更低)更加普遍。特别是，能耗已经成为采用 深亚微细技术产生高性能电路设计(在大约1千兆赫或更高的频率下工作) 的限制因素。时钟网络在数GHz设计中占总有效功率的50%。优选低功 率设计还因为其显示出更低的电源噪声并提供更好的制造偏差的容差。存在几种尽量降低功率同时获得高性能、低功率系统的时序目标的技 术。 一种方法包括采用局部时钟緩冲器(LCB)分布时钟信号。典型的时 钟控制系统具有产生主时钟信号的时钟产生电路(例如锁相环)，将主时 钟信号馈送至在LCB产生同步整体时钟信号的时钟分布网络。每个LCB 调整整体时钟工作循环以及边沿，以满足相应电路元件的要求，例如局部 逻辑电路或者锁存器(这里所用的术语锁存器代表任何通常为时钟分 布网络汇点的计时元件)。因为该时钟网络是所有互联i殳备中的一个最大 功率消耗装置，所以其还有利于控制LCB的电容负载，每个LCB驱动一 组多个时钟汇点。 一种减小电容负载的方法为锁存器集群，即置于其时钟 域的相应LCB附近的锁存器集群。结合LCB的锁存器集群可大大减小总 时钟线电容，其又减小总的时钟功率消耗。因为将大多数锁存器置于LCB 附近，所以还减小了时钟偏差，这有助于改进电路时序。在图1的流程图中描述了具有LCB和锁存器集群的常规布局。该过程 从基于电路(l)的输入布图的初始布局开始。可通过EDA工具提供该输 入布图，或者该布图可以筒单地为电路元件的随机布图。初始布局采用例 如二次布局在集成电路区域中定位所有的电路元件包括时钟汇点。可采用 其它布局技术，但是二次布局常常产生比例如基于微分割的布局的可选技 术更好的结果。该过程的二次布局部分求解线性系统Ax-b，这里A为优 化矩阵，x和b为向量。在二次布局中，可递归地将单元分为更小的面元 (bin)，直到达到每个面元的对象目标数，例如五个对象/面元。对于初 始布局，所有的线(边沿)具有相同的网络权重。然后在早期优化(2)中 分析和调整电路时序。该优化可包括栅极尺寸重新调整和采用栅格系统例 如50 x 50栅格的緩冲器插入，其中将緩冲器分配给具有较低逻辑密度的栅 格单元。接下来是和步骤1相似的加权布局(3)，但是在该加权布局中输入布图为早期优化步骤2的输出，并且将不同的权重施加至基于时序约束 的不同边沿。该划分对于加权布局还可更精细，例如递归地划分直到每个 面元上有大约两个对象。在加权布局之后是后期优化，其提供不同的逻辑 优化，例如緩冲器插入，但是处于更精细(或者有时相同)的程度，例如 在100x IOO栅格(4)中。后期优化可以和早期优化相同，概念上的不同 在于早期优化是在从未通过布图驱动优化步骤进行处理的电路上工作。图1的步骤1和3不在锁存器和其它(非计时)逻辑单元之间区分， 因此首先允许锁存器根据由数据路径时序驱动的布局工具自由移动。在接 下来的步骤中，该过程仅仅集中于锁存器本身，即作为一个或多个时钟域 的部分的锁存器。将锁存器分组为基于位置和时钟域(5 )的给定集群。给 定时钟域的LCB位于锁存器集群的质心，并将锁存器拉至LCB ( 6 )。对于 该锁存器-LCB驱动布局，LCB的尺寸临时缩减为和锁存器相同的宽度。将 例如最重要数据路径的网络权重的IO倍因子的较高权重(吸引)施加至锁 存器和LCB之间的互联i殳备以进行该布局步骤。以该方式将所有的锁存器 置于和相应LCB相邻，然后将其重新调整回其初始尺寸。最后的步骤为详 细布局，其采用例如微分割布局或者启发式技术(7)细化布图。所本文档来自技高网...
【技术保护点】
一种设计集成电路的时钟域中的多个锁存器的布图的方法，包括： 基于时序约束优化所述锁存器的输入布图，以产生中间优化布图； 基于所述中间优化布图限定所述时钟域的时钟分布结构的位置； 基于吸引值将所述锁存器布局在所述时钟分布结构周围，以产生新的输入布图；以及 迭代地重复所述优化、限定、以及布局，同时逐次地增加所述吸引值。
【技术特征摘要】
US 2006-12-14 11/610,5671. 一种设计集成电路的时钟域中的多个锁存器的布图的方法，包括基于时序约束优化所述锁存器的输入布图，以产生中间优化布图；基于所述中间优化布图限定所述时钟域的时钟分布结构的位置；基于吸引值将所述锁存器布局在所述时钟分布结构周围，以产生新的输入布图；以及迭代地重复所述优化、限定、以及布局，同时逐次地增加所述吸引值。2. 根据权利要求l的方法，还包括在所述优化后将所述时钟域中的锁 存器划分为集群，其中通过布局所述锁存器集群，而将所述锁存器布局在 所述时钟分布结构的周围。3. 根据权利要求l的方法，其中以9、 18、 36和300的相对吸引值在 共四次迭代中重复所述优化、限定、和布局。4. 根据权利要求l的方法，其中当在所述时钟分布结构周围布局所述 锁存器时，将所述吸引值用作所述锁存器与所述时钟分布结构之间的线长 的乘数。5. 根据权利要求l的方法，其中所述时钟分布结构为局部时钟緩冲器 (LCB)，并且该吸引值为锁存器一:LCBP及引值。6. 根据权利要求5的方法，其中所述限定在所述锁存器的质心建立 LCB目标位置，并且所述布局还采用随着逐次迭代增加的LCB-目标位 置吸引值。7. —种计算机系统，包括 处理程序...
【专利技术属性】
技术研发人员：CN塞，S拉姆吉，CJ阿尔珀特，PG维利亚卢比亚，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]
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