测试设备、测试系统及测试数据存储方法技术方案

本发明专利技术公开了一种测试设备、测试系统及测试数据存储方法；测试设备包括内存，还包括有效信号筛选器，用于接收被测模块输出的使能ＶＬＤ信号和时钟ＣＬＫ信号，以及当ＶＬＤ信号指示输出数据有效时发送ＣＬＫ信号给内存，当ＶＬＤ信号指示输出数据无效时发送持续不变的电平给内存；所述内存用于接收被测模块输出的测试数据，以及在接收到有效信号筛选器发送的ＣＬＫ信号时保存所接收的ＣＬＫ信号和测试数据。本发明专利技术的技术方案能够提高测试设备的内存利用率，使其在测试中能发挥更大的作用。

【技术实现步骤摘要】

本专利技术涉及电子领域，尤其涉及一种测试设备、测试系统及测试数据存 储方法。
技术介绍
在数据总线长时间稳定测试过程中，为了监测测试数据，通常有两种做法， 一种是将系统中的数据总线接口转换成常用接口，如USB，网口等，借 助PC，通过监控软件将数据下载到硬盘，以供分析；第二种是借助测试仪器， 如示波器，逻辑分析仪等，捕获数据总线上每一bit(比特)位数据放入内存， 以供分析。所述内存包括随机存储器(RAM)，只读存储器(ROM)，以及 高速緩存(CACHE)等，特点是存储速度快，但造价高。其中，借助专业的测试仪器比较优越的地方在于可以捕获包括时序信 息在内的详细数据总线信息，能够显示出数据的波形，因此比较直观，方便 问题分析。但是专业的测试仪器内存小，只能存储几秒甚至只有几十毫秒的 数据。长时间测试时，测试模块存储空间很容易不够；而如果增加测试仪器 中内存的容量则会使造价提高，增加成本。另外，系统会经常遇到由于某一部分受到外界或时钟偏移引起的偶尔数 据错误，这种错误发生概率低，随机性强，难以捕获，如果采用测试仪器， 由于错误发生概率低，周期长，因此人力无法实施跟踪，随机错误4艮难准确 捕获；如果下载错误数据到PC，虽然能存储大量数据，但由于不能捕获数据 线上的时序信息，对于没有规律错误信息分析困难。
技术实现思路
本专利技术要解决的技术问题是提供一种，能够提高测试设备的内存利用率，使其在测试中能发挥更大的作用。 为了解决上述问题，本专利技术提供了一种测试设备，包括内存；还包括有效信号篩选器，用于接收被测模块输出的使能VLD信号和时钟CLK 信号，以及当VLD信号指示输出数椐有效时发送CLK信号给内存，当VLD 信号指示输出数据无效时发送持续不变的电平给内存；所述内存用于接收被测模块输出的测试数据，以及在接收到有效信号筛 选器发送的CLK信号时保存所接收的CLK信号和测试数据。进一步的，当VLD为高电平表示输出数据有效时，所述有效信号筛选器 包括与电路，该与电路的输入端中的一个接收VLD信号，另 一个接收CLK 信号，其输出端与内存的输入端连接。进一步的，当VLD为低电平表示输出数据有效时，所述有效信号筛选器 包括与电路和非电路，该非电路的输入端接VLD信号，输出端与所述与电路 的一个输入端相连；与电路的另一个输入端接收CLK信号，其输出端与内存 的输入端连才妻。进一步的，所述有效信号筛选器包括与电路、非电路和选择开关，该选 择开关包括两个备选端和一个选择端，通过改变选择端的位置使选择端与不 同的备选端接通；该选择开关选择端接VLD信号，第一备选端接非电路的输 入端，第二备选端接与电路的输入端和非电路的输出端，该选择开关当VLD 为高电平表示输出数据有效时，选择第二备选端接通，当VLD为低电平表示 输出数据有效时，选择第一备选端接通；与电路的另一个输入端接收CLK信 号，其输出端与内存的输入端连接。进一步的，所述有效信号筛选器还包括一非电路，其输入端与所述与电 路的输出端相连，输出端与内存的输入端相连。进一步的，所述有效信号筛选器包括选择器，选择器包括一个使能端、 一个输出端和两个输入端，选择器当使能端的信号为高电平时，输出第一输 入端所接的信号，当使能端的信号为低电平时，输出第二输入端所接的信号； 该选择器的输出端接内存的输入端；当VLD为高电平表示输出数据有效时， 该选择器的第二输入端和使能端接VLD信号，第一输入端接时钟信号；当VLD为低电平表示输出数据有效时，该选择器的第一输入端和使能端接VLD 信号，第二输入端接时钟信号。进一步的，所述有效信号筛选器还包括一非电路，其输入端与所述选择 器的输出端相连，输出端与内存的输入端相连；或输入端接VLD信号，输出 端与选择器相应的输入端相连。本专利技术还提供了一种测试数据存储方法，包括当VLD信号指示被测模块的输出数据有效时保存被测模块输出的数据 和CLK信号。进一步的，所述的方法具体包括如果VLD信号指示被测模块的输出数据有效则输出CLK信号给内存， 否则输出持续不变的电平给内存；当内存收到CLK信号时保存该CLK信号 和被测模块输出的测试数据。进一步的，当VLD为高电平表示输出数据有效时，如果VLD信号指示 被测模块的输出数据有效则输出CLK信号给内存，否则输出持续不变的电平 给内存是指对所述VLD信号和CLK信号进行与操作，将结果输出给内存。进一步的，当VLD为低电平表示输出数据有效时，如果VLD信号指示 被测模块的输出数据有效则输出CLK信号给内存，否则输出持续不变的电平 给内存是指对所述VLD信号进行取反操作，将取反操作的结杲和CLK信号进行与 操作，将与操作的结果输出给内存。进一步的，所述的方法还包括对进行与操作后的结果再进行一个取反操作，然后将取反操作的结果输 出纟会内存。进一步的，如果VLD信号指示被测模块的输出数据有效则输出CLK信 号给内存，否则输出持续不变的电平给内存是指当VLD信号为指示被测模块的输出数据有效的电平时，输出时钟信号给 内存，当VLD信号为指示被测模块的输出数据无效的电平时，输出VLD信 号本身给内存。进一步的，所述的方法还包括对VLD信号或时钟信号进行取反操作后输出给内存。本专利技术还提供了一种测试系统，包括测试设备和被测模块；被测模块输 出测试数据、VLD信号和CLK信号；还包括有效信号筛选器，用于接收被 测模块输出的VLD信号和CLK信号，以及当VLD信号指示输出数据有效时 发送CLK信号给测试设备，当VLD信号指示输出数据无效时发送持续不变 的电平给测试设备；所述测试设备用于接收被测模块输出的测试数据，以及在接收到有效信 号篩选器发送的CLK信号时保存所接收的CLK信号和测试数据。进一步的，当VLD为高电平表示输出数据有效时，所述有效信号筛选器 包括与电路，该与电路的输入端中的一个接收VLD信号，另一个接收CLK 信号，其输出端与测试设备的输入端连接。进一步的，当VLD为低电平表示输出数据有效时，所述有效信号筛选器 包括与电路和非电路，该非电路的输入端接VLD信号，输出端与所述与电路 的一个输入端相连；与电路的另一个输入端接收CLK信号，其输出端与测试 设备的输入端连接。进一步的，所述有效信号篩选器包括与电路、非电路和选择开关，该选 择开关包括两个备选端和一个选择端，通过改变选择端的位置使选择端与不 同的备选端接通；该选择开关选择端接VLD信号，第一备选端接非电路的输 入端，第二备选端接与电路的输入端和非电路的输出端，该选择开关当VLD 为高电平表示输出数据有效时，选择第二备选端接通，当VLD为低电平表示 输出数据有效时，选择第一备选端接通；与电路的另 一个输入端接收CLK信 号，其输出端与测试设备的输入端连接。进一步的，所述有效信号篩选器还包括一非电路，其输入端与所述与电路的输出端相连，输出端与内存的输入端相连。进一步的，所述有效信号筛选器包括选择器，选择器包括一个使能端、 一个输出端和两个输入端，选择器当使能端的信号为高电平时，输出第一输 入端所接的信号，当使能端的信号为低电平时，输出第二输入端所接的信号；该选择器的输出端接内存的输入端；当VLD为高电平表示输出数据有效时， 该选择器的第二输入端和使能端接VLD信本文档来自技高网...

【技术保护点】
一种测试设备，包括内存；其特征在于，还包括：有效信号筛选器，用于接收被测模块输出的使能ＶＬＤ信号和时钟ＣＬＫ信号，以及当ＶＬＤ信号指示输出数据有效时发送ＣＬＫ信号给内存，当ＶＬＤ信号指示输出数据无效时发送持续不变的电平给内存；所述内存用于接收被测模块输出的测试数据，以及在接收到有效信号筛选器发送的ＣＬＫ信号时保存所接收的ＣＬＫ信号和测试数据。

【技术特征摘要】

【专利技术属性】
技术研发人员：张辉，王西强，孟斐，胡长俊，
申请(专利权)人：北京创毅视讯科技有限公司，
类型：发明
国别省市：11[中国|北京]