一种跨时钟域的寄存器读写电路及方法技术

本发明专利技术提供一种跨时钟域的寄存器读写电路及方法，所述电路包括：读寄存器电路，连接在慢速时钟域的寄存器与快速时钟域的总线接口之间，用于在总线选中目标寄存器进行读操作时，多级缓存目标寄存器中的数据并将缓存的数据与原始数据比较，在两者相等时通知总线读取数据；写寄存器电路，连接在慢速时钟域的寄存器与快速时钟域的总线接口之间，用于在总线选中目标寄存器进行写操作时，对总线的写数据线锁存后向目标寄存器写入数据。本发明专利技术采用多级缓存目标寄存器数据并与原始数据比较的确认机制，以及采用锁存器结构进行写操作，可以有效避免异步信号的亚稳态风险，无需握手反馈即实现快速时钟域总线对慢速时钟域寄存器的快速写入。速写入。速写入。

【技术实现步骤摘要】
一种跨时钟域的寄存器读写电路及方法


[0001]本专利技术涉及寄存器读写
，具体而言，涉及一种跨时钟域的寄存器读写电路及方法。

技术介绍

[0002]在高性能、低功耗的大规模集成电路的设计中，跨时钟域、跨电压域的设计不可避免。当同步信号进入异步时钟域时，如果不作任何处理，那么来自异步时钟域的信号在某时刻可能会无法满足建立时间而产生亚稳态，导致数据错误，使得电路逻辑功能失效。现有的异步时钟域的信号处理方式通常有以下几种方式：
[0003]1、使用两级触发器进行同步，消除亚稳态。该方式电路结构简单，一般只用于单比特的信号传输。而且通常适用于高频的时钟采集低频时钟的信号，当低频时钟需要采集来自高频时钟的信号时，需要对高频的信号进行拓展超过低频的时钟周期，然后由低频时钟进行同步。
[0004]2、对于多比特数据传输，通常使用异步的先入先出(FIFO)存储器，其本质是双端的随机存取存储器(RAM)，由一个时钟域写入，另一个时钟域读取，依靠空/满信号控制数据的读写，通常在两时钟域相差不大且数据传输不连续时，通过选用合适的FIFO深度来达到速度与功能的平衡。
[0005]3、单比特或多比特数据的异步传输通常也采用握手电路，其中数据发送方发送请求，由数据接收方反馈确认。请求和确认两个握手信号跨时钟域传输后经过两级触发器同步，从而完成对另一方数据读写的控制。
[0006]上述跨时钟域的数据处理方式只有2和3可以用于多比特寄存器的读写。然而当快速时钟和慢速时钟相差过大时，低速时钟往往会导致高速时钟的读写效率大幅下降。如，在MCU中总线速度处于兆赫兹(106Hz)数量级；而目标IP的寄存器有时为千赫兹(103Hz)数量级，如实时时钟电路(RCT)。此时使用异步FIFO或握手机制操作目标寄存器，会导致总线在读写寄存器时受到来自慢速时钟的反馈信号(FIFO的满/空信号，握手信号)影响，因而总线需要等待低速时钟才能完成读写，导致高速总线速度被低速限制。另外，当系统待机时RTC依然工作，两者处于不同电压域，因此跨时钟域的信号还需要经过电平转换(Level Shift)，所以会导致更长的不确定状态。此时穿越Level Shift的时钟将变得不可靠，进而导致在此情况下更无法使用异步FIFO进行同步。
[0007]现有技术中提供了一种高速与低速时钟域之间的数据传输的同步电路，在写慢速时钟寄存器时，采用的是双触发器同步快速时钟的写使能信号后再产生慢速时钟的写入信号，但由于该双触发器需要顺序完成两个操作，需要慢速时钟的2个周期，因此，对于相差3倍以上、数十倍乃至上百倍的两个时钟域，写入速度更为缓慢，异步时钟之间的数据同步会浪费相当长的总线时钟周期，影响系统运行效率，尤其在跨电压域的寄存器访问时，电平转换(Level Shift)电路引起信号的不确定时间增大，继而引起时钟不准确导致数据同步困难。对于读寄存器，是将慢速时钟触发器产生的读信号同步至快速时钟，刷新快速时钟的读
寄存器，这种读信号机制，读取速度和时间会受慢速时钟的影响。

技术实现思路

[0008]本专利技术提供了一种跨时钟域的寄存器读写方法，能够解决上述问题。
[0009]本专利技术提供的技术方案如下：
[0010]一种跨时钟域的寄存器读写电路，包括：
[0011]读寄存器电路，连接在慢速时钟域的n个寄存器与快速时钟域的总线接口之间，用于在总线选中目标寄存器进行读操作时，多级缓存目标寄存器中的数据并将缓存的数据与原始数据比较，在两者相等时通知总线读取数据；以及
[0012]写寄存器电路，连接在慢速时钟域的寄存器与快速时钟域的总线接口之间，用于在总线选中目标寄存器进行写操作时，对总线的写数据线锁存后向目标寄存器写入数据。
[0013]更进一步地，所述读寄存器电路包括：
[0014]多路选择器，与慢速时钟域的n个寄存器连接，用于根据总线控制信号从n个寄存器中选中目标寄存器，并将所述目标寄存器数据作为读数据线输出到触发器；以及
[0015]触发器，连接在多路选择器与快速时钟域的总线接口之间，用于对目标寄存器中的数据进行多级缓存后将缓存的数据与原始数据进行比较，两者相等时通知总线读取数据。
[0016]更进一步地，所述触发器包括：
[0017]前i级触发器，用于对目标寄存器中的数据进行i级缓存后将缓存的数据与原始数据进行比较，两者相等时将目标寄存器中的数据传递到后级触发器，并通知总线读取数据；
[0018]后级触发器，用于对接收到的目标寄存器中的数据存储后经总线接口传递至总线。
[0019]更进一步地，所述写寄存器电路包括：
[0020]地址译码器，与快速时钟域的总线接口连接，用于根据总线的地址线和写使能信号选择目标寄存器；
[0021]锁存器，与慢速时钟域的n个寄存器连接，用于对总线的写数据线锁存后向目标寄存器写入数据。
[0022]更进一步地，所述写寄存器电路还包括：
[0023]写使能信号产生电路，用于产生锁存器的写使能信号，所述写使能信号由总线的使能信号产生。
[0024]更进一步地，所述写使能信号产生电路，包括：
[0025]前级触发器，用于接入总线的使能信号，并将输出后信号与接入的信号相与产生脉冲信号，传递至后j级触发器；
[0026]后j级触发器，用于产生写使能信号，并通知总线写入数据。
[0027]更进一步地，所述使能信号产生电路，包括：
[0028]计数器，用于接入总线的使能信号，在计数值为k时产生写使能信号，计数值为2k-1时产生通知总线写入数据的信号并清零计数器。
[0029]本专利技术还提供一种跨时钟域的寄存器读写方法，应用于所述的跨时钟域的寄存器读写电路，所述方法包括：
[0030]在总线选中目标寄存器进行读操作时，多级缓存目标寄存器中的数据并将缓存的数据与原始数据比较，在两者相等时通知总线读取数据；
[0031]在总线选中目标寄存器进行写操作时，对总线的写数据线锁存后向目标寄存器写入数据。
[0032]更进一步地，所述在总线选中目标寄存器进行读操作时，多级缓存目标寄存器数据并将缓存的数据与原始数据比较，在两者相等时通知总线读取数据，具体包括：
[0033]根据总线控制信号从n个寄存器中选中目标寄存器，并将所述目标寄存器数据作为读数据线输出到触发器；
[0034]触发器对目标寄存器数据进行多级缓存后与原始数据进行比较，两者相等时通知总线读取数据。
[0035]更进一步地，所述触发器对目标寄存器数据进行多级缓存后与原始数据进行比较，两者相等时通知总线读取数据，具体包括：
[0036]前i级触发器对目标寄存器数据进行i级缓存后与原始数据进行比较，两者相等时将目标寄存器数据传递到后级触发器，并通知总线读取数据；
[0037]后级触发器对接收到的目标寄存器数据存储后经总线接口传递至总线。
[0038]本专利技术采用多级缓存目标寄存器数据本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种跨时钟域的寄存器读写电路，其特征在于，包括：读寄存器电路，连接在慢速时钟域的n个寄存器与快速时钟域的总线接口之间，用于在总线选中所述n个寄存器中的目标寄存器进行读操作时，多级缓存目标寄存器中的数据并将缓存的数据与原始数据比较，在两者相等时通知总线读取数据；以及写寄存器电路，连接在慢速时钟域的寄存器与快速时钟域的总线接口之间，用于在总线选中目标寄存器进行写操作时，对总线的写数据线锁存后向目标寄存器写入数据。2.根据权利要求1所述的跨时钟域的寄存器读写电路，其特征在于，所述读寄存器电路包括：多路选择器，与慢速时钟域的n个寄存器连接，用于根据总线控制信号从n个寄存器中选中目标寄存器，并将所述目标寄存器数据作为读数据线输出到触发器；以及触发器，连接在多路选择器与快速时钟域的总线接口之间，用于对目标寄存器中的数据进行多级缓存后将缓存的数据与原始数据进行比较，两者相等时通知总线读取数据。3.根据权利要求2所述的跨时钟域的寄存器读写电路，其特征在于，所述触发器包括：前i级触发器，用于对目标寄存器中的数据进行i级缓存后将缓存的数据与原始数据进行比较，两者相等时将目标寄存器中的数据传递到后级触发器，并通知总线读取数据；后级触发器，用于对接收到的目标寄存器中的数据存储后经总线接口传递至总线。4.根据权利要求1所述的跨时钟域的寄存器读写电路，其特征在于，所述写寄存器电路包括：地址译码器，与快速时钟域的总线接口连接，用于根据总线的地址线和写使能信号选择目标寄存器；锁存器，与慢速时钟域的n个寄存器连接，用于对总线的写数据线锁存后向目标寄存器写入数据。5.根据权利要求4所述的跨时钟域的寄存器读写电路，其特征在于，所述写寄存器电路还包括：写使能信号产生电路，用于产生锁存器的写使能信号，所述写使能信号由总线的使能信号产生...

【专利技术属性】
技术研发人员：肖梁山，汤江逊，聂玉庆，
申请(专利权)人：珠海格力电器股份有限公司，
类型：发明
国别省市：