3D存储器件的编程方法技术

本申请公开了一种3D存储器件的编程方法，包括：预充电阶段，经由源极线提供预充电压以提高多个存储晶体管的沟道区电压；以及编程阶段，在多个存储晶体管中的选定存储晶体管的栅极导体上施加编程电压以写入数据，在多个存储晶体管中的未选定存储晶体管的栅极导体上施加导通电压以减小编程干扰，其中，多个存储晶体管中的未选定存储晶体管包括与选定存储晶体管紧邻的第一组存储晶体管，在预充电阶段，在第一组存储晶体管的栅极导体上施加预充电偏置电压以减小沟道区的电子浓度。该编程方法可以抑制选定存储晶体管的编程电压对未选定存储晶体管的编程干扰。存储晶体管的编程干扰。存储晶体管的编程干扰。

【技术实现步骤摘要】
3D存储器件的编程方法


[0001]本专利技术涉及存储器技术，更具体地，涉及3D存储器件的编程方法。

技术介绍

[0002]存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
[0003]3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
[0004]在一种示例的3D存储器件中，多个存储单元串按照二维阵列排布，每个存储单元串连接在源线和位线之间，并且包括在垂直方向上堆叠的多个存储单元，因此，多个存储单元串共同形成按照三维阵列排布的多个存储单元。每个存储单元包括栅极导体、沟道区、以及夹在二者之间的隧穿介质层、电荷存储层和阻挡介质层。采用编程方法在选定存储晶体管中写入数据，例如，在电荷存储层中注入电荷以获得逻辑0，或者从电荷存储层中清除电荷以获得逻辑1。存储单元串包括共用沟道柱的多个存储单元。在编程操作中，不仅在选定存储晶体管的栅极导体上施加编程电压以实现数据写入，而且在未选定存储晶体管的栅极导体上施加导通电压以抑制编程。存储晶体管的栅极导体上施加的栅极电压经由栅介质在沟道柱中产生耦合电压。
[0005]在3D存储器件中，提高沟道柱中的耦合电压，可以抑制对未选定存储晶体管的编程干扰(即，非有意编程)。耦合电压越大，对未选定存储晶体管的编程干扰越小，抑制效果越好。因此，期待进一步在存储单元串中提高沟道柱中的耦合电压，以减小对未选定存储晶体管的编程干扰。

技术实现思路

[0006]本专利技术的目的是提供一种改进的3D存储器件的编程方法，在选定存储晶体管紧邻的第一组存储晶体管的栅极导体上施加预充电偏置电压以提高沟道区的耦合电压，从而减少编程干扰。
[0007]根据本专利技术的实施例，提供一种3D存储器件的编程方法，所述3D存储器件包括多个存储单元串，每个存储单元串包括共用沟道柱的多个存储晶体管，所述沟道柱的顶端连接至位线且底端经由源区连接至源极线，所述编程方法包括：预充电阶段，经由所述源极线提供预充电压以提高所述多个存储晶体管的沟道区电压；以及编程阶段，在所述多个存储晶体管中的选定存储晶体管的栅极导体上施加编程电压以写入数据，在所述多个存储晶体管中的未选定存储晶体管的栅极导体上施加导通电压以减小编程干扰，其中，所述多个存
储晶体管中的未选定存储晶体管包括与所述选定存储晶体管紧邻的第一组存储晶体管，在所述预充电阶段，在所述第一组存储晶体管的栅极导体上施加预充电偏置电压以减小沟道区的电子浓度。
[0008]优选地，所述编程方法为正序编程和逆序编程中的任意一种，在正序编程中，从所述存储单元串中底部层面的存储晶体管至顶部层面的存储晶体管逐层向下编程，所述第一组存储晶体管包括所述选定存储晶体管下部相邻的多个存储晶体管，在逆序编程中，从所述存储单元串中顶部层面的存储晶体管至底部层面的存储晶体管逐层向下编程，所述第一组存储晶体管包括所述选定存储晶体管上部相邻的多个存储晶体管，其中，第二组存储晶体管包括所述未选定存储晶体管中除所述第一组存储晶体管之外的多个存储晶体管。
[0009]优选地，所述第一组存储晶体管的数量为2至6个。
[0010]优选地，在所述预充电阶段，在所述第二组存储晶体管的栅极导体上施加零电压。
[0011]优选地，所述预充电偏置电压小于等于所述预充电电压。
[0012]优选地，在所述编程阶段，在所述第一组存储晶体管的栅极导体上施加第一导通电压，在所述第二组存储晶体管的栅极导体上施加第二导通电压，所述第一导通电压大于所述第二导通电压且小于所述编程电压。
[0013]优选地，所述存储单元串还包括位于顶端的第一选择晶体管和位于底端的第二选择晶体管，所述多个存储晶体管位于所述第一选择晶体管和所述第二选择晶体管之间，经由所述第一选择晶体管连接至所述位线，经由所述第二晶体管连接至所述源区，在所述预充电阶段，所述第一选择晶体管和所述第二选择晶体管导通，在所述编程阶段，所述第一选择晶体管和所述第二选择晶体管关断。
[0014]优选地，在所述编程阶段，所述选定存储晶体管的有效栅电压等于所述编程电压与所述选定存储晶体管的沟道区的耦合电压的差值，并且大于隧穿电压。
[0015]优选地，在所述编程阶段，所述未选定存储晶体管的有效栅电压等于所述导通电压与所述未选定存储晶体管的沟道区的耦合电压的差值，并且小于隧穿电压。
[0016]优选地，还包括在所述编程阶段之后的校验阶段，其中，在所述存储单元串的所述多个存储晶体管的栅极导体上施加施加校验电压以读取数据。
[0017]优选地，在所述校验阶段经由所述存储单元串的位线读取数据。
[0018]优选地，其中，所述编程方法包括重复多次的预充电阶段和编程阶段。
[0019]根据本专利技术实施例的3D存储器件的编程方法，在预充电阶段对于紧邻选定存储晶体管的第一组存储晶体管的栅极导体施加预充电偏置电压，对存储单元串的沟道区预充电可以有效减少沟道区中的电子浓度，并且可以减少导通电压波形下降沿对沟道区造成的负升压(negative boost)。在选定存储晶体管的编程阶段，经过预充电的第一组存储晶体管可以提高沟道区的耦合电压，因而减少编程阶段对未选定存储晶体管的编程干扰。
[0020]在优选的实施例中，所述未选定存储晶体管包括第一组存储晶体管和第二组存储晶体管。在编程阶段中，第一组存储晶体管和第二组存储晶体管的栅极导体分别施加第一导通电压和第二导通电压，并且所述第一导通电压高于所述第二导通电压，且小于选定存储晶体管的编程电压。不论正向编程还是逆向编程，对于不同阈值电压的未选定存储晶体管均可以获得一致的有效栅电压，因而可以避免未选定存储晶体管的阈值电压波动对于有效栅电压的影响，进一步减少编程阶段对未选定存储晶体管的编程干扰。
附图说明
[0021]通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚。
[0022]图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。
[0023]图2示出3D存储器件的透视图。
[0024]图3和4分别示出根据现有技术的3D存储器件的结构示意图及其编程方法的波形图。
[0025]图5和6分别示出根据本专利技术实施例的3D存储器件的结构示意图及其编程方法的波形图。
[0026]图7示出3D存储器件的正序编程方法中沟道区电势的分布曲线。
[0027]图8示出3D存储器件的正序编程方法中未选定存储晶体管的阈值本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种3D存储器件的编程方法，所述3D存储器件包括多个存储单元串，每个存储单元串包括共用沟道柱的多个存储晶体管，所述沟道柱的顶端连接至位线且底端经由源区连接至源极线，所述编程方法包括：预充电阶段，经由所述源极线提供预充电压以提高所述多个存储晶体管的沟道区电压；以及编程阶段，在所述多个存储晶体管中的选定存储晶体管的栅极导体上施加编程电压以写入数据，在所述多个存储晶体管中的未选定存储晶体管的栅极导体上施加导通电压以减小编程干扰，其中，所述多个存储晶体管中的未选定存储晶体管包括与所述选定存储晶体管紧邻的第一组存储晶体管，在所述预充电阶段，在所述第一组存储晶体管的栅极导体上施加预充电偏置电压以减小沟道区的电子浓度。2.根据权利要求1所述的编程方法，其中，所述编程方法为正序编程和逆序编程中的任意一种，在正序编程中，从所述存储单元串中底部层面的存储晶体管至顶部层面的存储晶体管逐层向下编程，所述第一组存储晶体管包括所述选定存储晶体管下部相邻的多个存储晶体管，在逆序编程中，从所述存储单元串中顶部层面的存储晶体管至底部层面的存储晶体管逐层向下编程，所述第一组存储晶体管包括所述选定存储晶体管上部相邻的多个存储晶体管，其中，第二组存储晶体管包括所述未选定存储晶体管中除所述第一组存储晶体管之外的多个存储晶体管。3.根据权利要求2所述的编程方法，其中，所述第一组存储晶体管的数量为2至6个。4.根据权利要求2所述的编程方法，其中，在所述预充电阶段，在所述第二组存储晶体管的栅极导体上施加零电压。5.根据权利要求2所述的编程方法，其中，...

【专利技术属性】
技术研发人员：魏文喆，刘红涛，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：