毫米波通信中数据同步并行化的FPGA实现方法及系统技术方案

本发明专利技术提供了一种毫米波通信中数据同步并行化的FPGA实现方法及系统，包括：步骤S1：获取合理帧结构构造结果信息；步骤S2：使用采样率大于设定阈值的AD芯片和JESD204B接口，获取训练序列待准备信息；步骤S3：进行训练序列，获取训练序列结果信息；步骤S4：进行粗同步并行化，获取粗同步并行化结果信息；步骤S5：进行精同步并行化，获取精同步并行化结果信息；步骤S6：获取毫米波通信中数据同步并行化的FPGA实现结果信息。本发明专利技术中，进行采样点数据的并行化处理，由于采样速率极高，系统处理时钟不能够满足数据处理的需求，所以对数据进行并行化处理，来降低对系统时钟的需求，可以进行稳定的数据同步处理。的数据同步处理。的数据同步处理。

【技术实现步骤摘要】
毫米波通信中数据同步并行化的FPGA实现方法及系统


[0001]本专利技术涉及FPGA实现
，具体地，涉及一种毫米波通信中数据同步并行化的FPGA实现方法及系统。

技术介绍

[0002]现有技术中亟需一种毫米波通信中数据同步并行化的FPGA实现方法及系统。
[0003]专利文献CN208190613U公开了一种基于FPGA实现的分数阶积分器，包括：量化模块，用于量化分数阶积分器的系数，得到分数阶积分器时域下的差分表达式；FPGA模块，用于根据所述差分表达式，将所述分数阶积分器的实现分解为无反馈结构的零点系数的FPGA实现、无反馈结构的极点系数的FPGA实现及无反馈结构的顶层运算的FPGA实现。该专利提高了高阶IIR滤波器的系统稳定性，并简化了系统结构。该专利并不能很好地进行毫米波通信中数据同步并行化的FPGA实现。

技术实现思路

[0004]针对现有技术中的缺陷，本专利技术的目的是提供一种毫米波通信中数据同步并行化的FPGA实现方法及系统。
[0005]根据本专利技术提供的一种毫米波通信中数据同步并行化的FPGA实现方法，包括：步骤S1：根据合理帧结构构造控制信息，获取合理帧结构构造结果信息；步骤S2：根据合理帧结构构造结果信息，使用采样率大于设定阈值的AD芯片和JESD204B接口，获取训练序列待准备信息；步骤S3：根据训练序列待准备信息，进行训练序列，获取训练序列结果信息；步骤S4：根据训练序列结果信息，进行粗同步并行化，获取粗同步并行化结果信息；步骤S5：根据粗同步并行化结果信息，进行精同步并行化，获取精同步并行化结果信息；步骤S6：根据精同步并行化结果信息，获取毫米波通信中数据同步并行化的FPGA实现结果信息。
[0006]优选地，所述步骤S4包括：步骤S4.1：接收序列的路数划分，进行并行化粗同步的提前准备；步骤S4.2：对每路数据进行滑动自相关。
[0007]优选地，所述步骤S4还包括：
[0008]步骤S4.3：根据能量初步判断同步的起始点；
[0009]步骤S4.4：为下一步的精同步做数据准备。
[0010]优选地，所述步骤S5包括：
[0011]步骤S5.1：根据粗同步的结果，和预先存储的本地序列进行互相关运算；
[0012]步骤S5.2：本地互相关序列的存储方式同样按照8路并行化进行设置；
[0013]将采样数据分成8路数据分别进行同步检测，每一路的信号分别与本地序列做互相关，互相关序列长度是128，分为8路，每路的本地序列是128/8＝16，由此得到的8个序列如下：
[0014]C1＝[1
‑
11
‑
11
‑1‑
11
‑
11
‑
111
‑1‑
11]；
[0015]C2＝[11
‑1‑
11111
‑1‑
1111111]；
[0016]C3＝[
‑1‑1‑1‑1‑1‑
1111111
‑1‑
111]；
[0017]C4＝[
‑
111
‑1‑
11
‑
111
‑1‑
11
‑
11
‑
11]；
[0018]C5＝[
‑
11
‑
11
‑
111
‑
11
‑
11
‑1‑
111
‑
1]；
[0019]C6＝[
‑1‑
111
‑1‑1‑1‑
111
‑1‑1‑1‑1‑1‑
1]；
[0020]C7＝[
‑1‑1‑1‑1‑1‑
1111111
‑1‑
111]；
[0021]C8＝[
‑
111
‑1‑
11
‑
111
‑1‑
11
‑
11
‑
11]；
[0022]这些序列按照FPGA的实现方式存储在本地寄存器中，(1对应1，
‑
1对应0)，
[0023]reg[15:0]mul_br18＝16'hA9A6；
[0024]reg[15:0]mul_bi18＝16'hA9A6；
[0025]reg[15:0]mul_br17＝16'hCFC0；
[0026]reg[15:0]mul_bi17＝16'hCFC0；
[0027]reg[15:0]mul_br16＝16'h030C；
[0028]reg[15:0]mul_bi16＝16'h030C；
[0029]reg[15:0]mul_br15＝16'h656A；
[0030]reg[15:0]mul_bi15＝16'h656A；
[0031]reg[15:0]mul_br14＝16'hA9A6；
[0032]reg[15:0]mul_bi14＝16'hA9A6；
[0033]reg[15:0]mul_br13＝16'hCFC0；
[0034]reg[15:0]mul_bi13＝16'hCFC0；
[0035]reg[15:0]mul_br12＝16'hFCF3；
[0036]reg[15:0]mul_bi12＝16'hFCF3；
[0037]reg[15:0]mul_br11＝16'h9A95；
[0038]reg[15:0]mul_bi11＝16'h9A95；
[0039]优选地，所述步骤S5包括：
[0040]步骤S5.3：做互相关的具体步骤S分为以下几个方面；
[0041]将要进行相关运算的数据分8路进入相关器，所以128点的相关器每计算一次8个输出端口的输出，都要用到当前时刻n及其前16次的8路并行输入。如附图12所示，同步并行化图形表示。
[0042]当i＝4时，128点相关输出的表达式为：
[0043]x(n
‑
131)
×
Ga(1)+x(n
‑
130)
×
Ga(2)+
…
+x(n
‑
4)
×
Ga(128)；
[0044]当i＝5时，128点相关输出的表达式为：
[0045]x(n
‑
132)
×
Ga(1)+x(n
‑
131)
×
Ga(2)+
…
+x(n
‑
5)
×
Ga(128)；
[0046]可以发现，将本地序列本地帧检测序列Ga128整理成和图12相同的形式，在计算不同的端口输出的时候，将本本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种毫米波通信中数据同步并行化的FPGA实现方法，其特征在于，包括：步骤S1：根据合理帧结构构造控制信息，获取合理帧结构构造结果信息；步骤S2：根据合理帧结构构造结果信息，使用采样率大于设定阈值的AD芯片和JESD204B接口，获取训练序列待准备信息；步骤S3：根据训练序列待准备信息，进行训练序列，获取训练序列结果信息；步骤S4：根据训练序列结果信息，进行粗同步并行化，获取粗同步并行化结果信息；步骤S5：根据粗同步并行化结果信息，进行精同步并行化，获取精同步并行化结果信息；步骤S6：根据精同步并行化结果信息，获取毫米波通信中数据同步并行化的FPGA实现结果信息。2.根据权利要求1所述的毫米波通信中数据同步并行化的FPGA实现方法，其特征在于，所述步骤S4包括：步骤S4.1：接收序列的路数划分，进行并行化粗同步的提前准备；步骤S4.2：对每路数据进行滑动自相关。3.根据权利要求2所述的毫米波通信中数据同步并行化的FPGA实现方法，其特征在于，所述步骤S4还包括：步骤S4.3：根据能量初步判断同步的起始点；步骤S4.4：为下一步的精同步做数据准备。4.根据权利要求1所述的毫米波通信中数据同步并行化的FPGA实现方法，其特征在于，所述步骤S5包括：步骤S5.1：根据粗同步的结果，和预先存储的本地序列进行互相关运算；步骤S5.2：本地互相关序列的存储方式同样按照8路并行化进行设置。5.根据权利要求4所述的毫米波通信中数据同步并行化的FPGA实现方法，其特征在于，所述步骤S5包括：步骤S5.3：将要进行相关运算的数据分8路进入相关器，所以128点的相关器每计算一次8个输出端口的输出，都要用到当前时刻n及其前16次的8路并行输入；步骤S5.4根据结果判断具体的数据符号位置，然后对数据进行重新排列，为下一步纠偏做好数据的准备。6.一种毫米波...

【专利技术属性】
技术研发人员：程敏敏，卢圣龙，赵怀松，
申请(专利权)人：上海微波技术研究所中国电子科技集团公司第五十研究所，
类型：发明
国别省市：