半导体结构的制造方法技术

本发明专利技术公开了一种半导体结构的制造方法，包含形成前驱结构，前驱结构包含多个导电垫位于基板上，蚀刻停止层位于导电垫之间，以及凸块下金属层，位于导电垫及蚀刻停止层之上。形成多个掩模结构位于凸块下金属层之上，以及多个开口位于掩模结构之间。每个掩模结构位于导电垫的其中一个之上，且开口暴露出凸块下金属层的第一部分。形成支撑层于开口中。去除掩模结构，以形成多个空腔暴露出凸块下金属层的第二部分。形成导电材料于空腔中。去除支撑层。去除凸块下金属层的第一部分，以形成多个彼此分离的导电凸块。本发明专利技术的半导体结构可以减小导电凸块和其他半导体结构之间的接合面积，可以在低温和低负载力(load force)下进行凸块接合。合。合。

【技术实现步骤摘要】
半导体结构的制造方法


[0001]本专利技术是有关于一种半导体结构的制造方法。

技术介绍

[0002]在三维大型集成电路(3D LSI)芯片堆叠技术中，可以垂直堆叠两个或更多芯片，并通过铜柱和金属凸块将其接合在一起。但是，铜柱和金属凸块之间的接合面积大，因此，在热压凸块接合工艺需要较大的下压力和较高温度，并且容易导致芯片的损坏和破裂。

技术实现思路

[0003]本专利技术的目的在于提供一种半导体结构的制造方法，其可以减小导电凸块和其他半导体结构之间的接合面积，可以在低温和低负载力下进行凸块接合。
[0004]根据本专利技术的一个目的提供的一种半导体结构的制造方法。此方法包含以下操作。形成前驱结构。前驱结构包含基板、多个导电垫、蚀刻停止层、以及凸块下金属层。多个导电垫位于基板上。蚀刻停止层位于导电垫之间。凸块下金属层位于导电垫及蚀刻停止层之上。之后形成多个掩模结构位于凸块下金属层之上，以及形成多个开口位于掩模结构之间，其中每个掩模结构位于导电垫的其中一个之上，且开口暴露出凸块下金属层的第一部分。之后形成支撑层于开口中。之后去除掩模结构，以形成多个空腔暴露出凸块下金属层的第二部分。之后形成导电材料于空腔中。之后去除支撑层。之后去除凸块下金属层的第一部分，以形成多个彼此分离的导电凸块。
[0005]根据本专利技术的一些实施方式，掩模结构包含氧化物材料。
[0006]根据本专利技术的一些实施方式，形成掩模结构包含执行高密度等离子体工艺。
[0007]根据本专利技术的一些实施方式，每个掩模结构具有顶部宽度及大于顶部宽度的底部宽度。
[0008]根据本专利技术的一些实施方式，每个掩模结构具有尖端。
[0009]根据本专利技术的一些实施方式，方法还包含去除每个掩模结构的顶部部分。
[0010]根据本专利技术的一些实施方式，支撑层包含高分子材料。
[0011]根据本专利技术的一些实施方式，去除掩模结构包含湿蚀刻工艺。
[0012]根据本专利技术的一些实施方式，每个导电凸块覆盖导电垫的其中之一。
[0013]根据本专利技术的一些实施方式，每个导电凸块具有圆锥形结构或金字塔形结构。
[0014]与现有技术相比，本专利技术的半导体结构的制造方法，可以减小导电凸块和其他半导体结构的导电垫之间的接合面积。此外，还可以在低温和低负载力下执行凸块接合工艺。因此，该制造方法可以防止芯片在凸块接合过程中损坏和破裂。
附图说明
[0015]当读到随附的附图时，从以下详细的叙述可充分了解本专利技术的各方面。值得注意的是，根据工业上的标准实务，各种特征不是按比例绘制。事实上，为了清楚的讨论，各种特
征的尺寸可任意增加或减少。
[0016]图1为根据本专利技术的一些实施方式绘示的半导体结构的制造方法流程图。
[0017]图2-图3为根据本专利技术的一些实施方式绘示的半导体结构的工艺各步骤的截面示意图。
[0018]图4为根据本专利技术的一些实施方式绘示的图3的俯视图。
[0019]图5-图10为根据本专利技术的一些实施方式绘示的半导体结构的工艺各步骤的截面示意图。
[0020]主要附图标记说明：
[0021]10-方法，12、14、16、18、20、22、24-操作，101-前驱结构，110-基板，120-导电垫，122、124-蚀刻停止层，130-凸块下金属层，130a-第一部分，130b-第二部分，132-凸块下金属层，140、142-掩模结构，150-支撑层，152-空腔，160-导电材料层，162-导电凸块，OP1、OP2-开口，W1、W1
’
、W1”、W2、W2
’-
顶部宽度和底部宽度。
具体实施方式
[0022]为了使本专利技术的叙述更加详尽与完备，下文针对了本专利技术的实施目的与具体实施例提出了说明性的描述，但这并非实施或运用本专利技术具体实施例的唯一形式。以下所公开的各实施例，在有益的情形下可相互组合或取代，也可在一实施例中附加其他的实施例，而无须进一步的记载或说明。在以下描述中，将详细叙述许多特定细节以使读者能够充分理解以下的实施例。然而，可在无此等特定细节的情况下实践本专利技术的实施例。
[0023]尽管下文使用所揭示的此方法中描述的一系列动作或步骤，但所示此等动作或步骤的次序不应视为限制本专利技术。例如，可以不同次序及/或与其他步骤同时执行某些动作或步骤。此外，并非必须执行全部步骤以便实现本专利技术描绘的实施例。此外，本文描述的每个操作或程序可包含若干子步骤或动作。
[0024]图1为根据本专利技术的一些实施方式绘示的半导体结构的制造方法流程图。如图1所示，方法10包括操作14、操作14、操作16、操作18、操作20、操作22、及操作24。图2-图10分别为根据本专利技术的一些实施方式绘示的半导体结构的工艺各步骤的截面示意图及俯视图。
[0025]请参考图1及图2，在方法10的操作12中，形成前驱结构101。如图2所示，前驱结构101包括基板110、多个导电垫120、蚀刻停止层122、及和凸块下金属层130。在一些实施方式中，基板110可以为半导体基板，例如硅基板，锗化硅基板、碳化硅基板，III-V族化合物半导体基板等。在一些实施方式中，基板110可以包括一个或多个主动元件(未示出)，例如晶体管。
[0026]导电垫120设置在基板110上。在一些实施方式中，导电垫120包括金属材料。导电垫120可通过适当的沉积和图案化工艺形成。蚀刻停止层122在导电垫120之间。在一些实施方式中，蚀刻停止层122包括氮化硅，但不限于此。具体地，蚀刻停止层122覆盖被导电垫120暴露的基板110，并且使导电垫120彼此分离。凸块下金属层130设置在导电垫120和蚀刻停止层122之上。具体地，凸块下金属层130共形地形成在导电垫120和蚀刻停止层122上。凸块下金属层130可以是单层或可以包括多层。在一些实施方式中，凸块下金属层130包括钛(Ti)/铜(Cu)，但不限于此。凸块下金属层130可以做为用于电化学沉积的粘着层(glue layer)。
[0027]接下来，请参考图1和图3，在方法10的操作14中，形成多个掩模结构140在凸块下金属层130上，并且形成多个开口OP1在其之间。图4为图3的俯视图。为了简化附图，凸块下金属层130未于图4中示出。如图3和图4所示，每个掩模结构140位于一个导电垫120上，并且开口OP1暴露凸块下金属层130的第一部分130a。具体地，每个掩模结构140是单独的结构，并且每个掩模结构140的底部(即，图4中所示的虚线区域)覆盖对应的导电垫120。因此，凸块下金属层130的第一部分130a被掩模结构140之间的开口OP1暴露。在一些实施方式中，通过执行高密度等离子体(High Density Plasma,HDP)工艺在凸块下金属层130上形成掩模结构140。高密度等离子体工艺包括一个或多个沉积/蚀刻/沉积工艺，使得每个掩模结构140具有图3所示的尖端。在一些实施方式中，每个掩模结构140本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制造方法，其特征在于，包含：形成前驱结构，所述前驱结构包含：基板；多个导电垫，位于所述基板上；蚀刻停止层，位于所述多个导电垫之间；以及凸块下金属层，位于所述多个导电垫及所述蚀刻停止层之上；形成多个掩模结构位于所述凸块下金属层之上，以及形成多个开口位于所述多个掩模结构之间，其中各所述掩模结构位于所述多个导电垫的其中一个之上，且所述多个开口暴露出所述凸块下金属层的第一部分；形成支撑层于所述多个开口中；去除所述多个掩模结构，以形成多个空腔暴露出所述凸块下金属层的第二部分；形成导电材料于所述多个空腔中；去除所述支撑层；以及去除所述凸块下金属层的所述第一部分，以形成多个彼此分离的导电凸块。2.如权利要求1所述的方法，其特征在于，所述多个掩模结构包...

【专利技术属性】
技术研发人员：丘世仰，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：