使用循环缓冲器降低功耗的处理器制造技术

本发明专利技术提供了通过使用循环缓冲器降低功耗的处理系统、设备和方法。在实施例中，处理器的指令提取单元首先从指令高速缓存向处理器的指令单元的提供指令。当从指令高速缓存向执行单元提供指令时，将形成循环的指令存储在循环缓冲器中。当在循环缓冲器中存储的循环被重复时，禁能指令高速缓存以降低功耗，并且从循环缓冲器向执行单元提供指令。当循环被退出时，重新使能指令高速缓存，并且从指令高速缓存向执行单元提供指令。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般地涉及微处理器以及降低微处理器中的功耗。
技术介绍
微处理器的指令提取单元负责向微处理器的执行单元持续提供 下一个适当的指令。传统的指令提取单元典型地采用大指令高速緩 存，这种高速緩存能够始终尽可能快地向执行单元提供指令。尽管传 统的提取单元能够达到它们期望的目的，但它们消耗了巨大的微处理 器总功率。这样就使得具有传统提取单元的微处理器不期望和/或不实 用于许多应用。需要一种微处理器，能够在消耗功率小于传统提取单元的同时提 供大指令緩存的性能优势。
技术实现思路
本专利技术提供了通过使用循环緩冲器降低功耗的处理系统、设备和方法。在一个实施例中，处理器的指令提取单元首先从指令高速緩存向 处理器的执行单元提供指令。当识别出形成循环的指令时，将这些指 令存储在循环緩冲器中。然后，禁能指令高速緩存，并且从循环緩沖 器向执行单元提供指令。当循环被退出时，重新使能指令高速緩存，并且从指令高速緩存向执行单元再一次提供指令。在一个实施例中，当不向执行单元提供指令以进一步降低由处理 器所消耗的总功率时，禁能循环緩沖器。在一个实施例中，通过控制向处理器的组件(例如，指令高速緩 存和循环緩冲器)传递时钟信号来禁能所述组件。通过将输入时钟信号保持在恒定高值或恒定低值，在组件中的状态寄存器被挂起，以防 止锁住新值，并且在状态寄存器之间的逻辑块处于稳定状态。 一旦这些组件处于稳定状态，在状态寄存器和逻辑块中的晶体管^L挂起，以 防止改变状态，因此不消耗转换状态所需的功率。在一个实施例中，当禁能组件以降低功耗时，向组件施加偏置电 压，以进一步降低由于泄露引起的功耗。以下将参照附图详细描述本专利技术的其它实施例、特点和优点，以 及本专利技术的各个实施例的结构和操作。附图说明这里所结合的附图形成了说明书的一部分，所述附图示出了本发 明，并且与说明书一起进一步用于说明本专利技术的原理，并且使得相关 领域的普通技术人员能够实施和使用本专利技术。图l是根据本专利技术实施例的处理器的示图。 图2是图1的指令提取单元的更详细示图。 图3是示出本专利技术第一方法实施例的步骤的流程图。 图4是示出本专利技术第二方法实施例的步骤的流程图。 将参照附图描述本专利技术。典型地，在对应标号中，用最左边的一 个或多个数字表示元件最先出现的附图。具体实施例方式本专利技术提供了使用循环緩冲器降低功耗的处理系统、设备和方 法。在随后的本专利技术的具体实施方式中，提及的"一个实施例"、"实 施例"、"示例性实施例"等指得是所描述的实施例可包括特定特点、 结构或特征，但是每一个实施例并不一定包括该特定特点、结构或特 征。此外，这种短语不一定指得是同一实施例。此外，当结合实施例 描述特定特点、结构或特征时，可以理解，本领域普通技术人员可以 获知可通过结合被明确描述或没有被明确描述的其它实施例来实现 这种特点、结构或特征。图l是根据本专利技术实施例的处理器100的示图。处理器100包括 处理器内核IIO、指令高速緩存(cache) 102和循环緩冲器(buffer) 104。处理器内核110包括指令提取单元120和执行单元106。指令 提取单元120负责检索指令，以及向执行单元106提供指令用于执行。 指令可以例如从在处理器IOO外部的存储器108中检索，以及可被高 速緩存到指令高速緩存102中。以下将详细描述的循环緩冲器104也 可用于暂时存储指令。指令提取单元120可以从指令高速緩存102或 循环緩冲器104向执行单元106提供指令。指令源(例如，指令高速 緩存102或循环緩冲器104)可选择性地位于处理器内核110中、指 令提取单元120中或处理器100的外部。指令提取单元120分别通过 总线112、 114、 116和118与指令高速緩存102、循环援冲器104、 执行单元106和存储器108通信。本领域普通技术人员将理解的是， 存储器108可以是可由处理器访问的例如，二级高速緩存、主存储器、 只读存储器(ROM)或能够存储指令的其它存储装置。在实施例中，指令提取单元120根据指令集架构(ISA)指示的 规定向执行单元106提供指令。指令提取单元120以地址序列向执行 单元106提供指令，直到提供转移(branch )指令或跳转(jump )指 令。当提供转移指令时，指令提取单元120首先提供ISA所需的任意 延迟槽(decay slot)指令，然后提供转移进行指令或转移不进行指令。 转移不进行指令典型地是在任意所需的延迟槽指令之后的地址序列 中的下一个指令。转移进行指令可以是指令地址空间中的任意指令。 当提供跳转指令时，指令提取单元120首先提供ISA所需的任意延迟 槽指令，然后提供跳转指令的目标指令。目标指令可以是指令地址空 间中的任意指令。典型地，转移指令是进行还是不进行没有确定，直到执行单元 106执行转移指令时为止。此外，转移进行指令或跳转目标指令的地 址不知道，直到执行了转移或跳转指令时为止。在这些情况下，执行 单元106向指令提取单元120提供与转移指令的结果以及转移进行指 令和跳转目标指令的地址相关的信息，从而指令提取单元120可提供下一个适当的指令。在一些实施例中，并非等待转移指令的结果，指令提取单元120 可预测结果，并根据其预测来提供指令。如果随后由执行单元106发 现预测不正确，则所关心的是从执行单元106去除作为不正确预测的 一部分所提供的指令。转移指令和跳转指令共同用于在指令序列中创建循环。当将转移 指令或跳转指令用于形成循环时，在指令序列中常常更早出现转移进 行指令或跳转目标指令。从而，如果进行了转移指令，或当执行跳转 指令时，则使得更早执行的指令序列作为循环的一部分被重新执行。 因此，当检测到转移指令或跳转指令具有在指令序列中更早出现的转 移进行指令或跳转目标指令时，可识别出循环。此外，通过计算在转 移进行指令或跳转目标指令的地址与转移指令或跳转指令(或由ISA 所需的最后延迟槽指令)的地址之间的差，可确定在循环中指令的数 目。当循环重复时，向执行单元106仅反复地提供用以形成循环的指 令序列。因此，当循环正在重复时，如果用以形成循环的指令序列可 用于指令提取单元120，则指令提取单元120不需要从存储器108检 索任意附加指令。此外，当循环正在重复时，仅需要用以形成循环的 所有指令的子集可由指令提取单元120访问。如下文将详细说明的本 专利技术通过禁能向执行单元106提供指令的一般机构，以及通过使用消 耗更少功率的更简单机构(例如，循环緩冲器)，以当循环正在重复 时向执行单元106提供指令，所以本专利技术具有了上述这些观察的优势。 对于具有重复多次的许多循环的指令序列，使用消耗更少功率的更简 单机构以当重复循环时提供指令的方式可实现实质性节能。图2是根据本专利技术一个实施例的指令提取单元120的更详细示 图。指令提取单元120包括提取控制器200和多路复用器208。多 路复用器208在由指令高速緩存102提供的在总线202上的指令与由 循环緩沖器104提供的在总线204上的指令之间选择，并且在总线206 上向执行单元106提供所选择的指令。还在总线210上向循环緩冲器104提供所选择的指令，从而所选择的指令可存储在循环緩沖器104 中。提取控制器200分别通过总线2本文档来自技高网...

【技术保护点】
一种处理器，包括：　第一指令源；　耦接至所述第一指令源的第二指令源，被配置为存储来自所述第一指令源的指令；和　耦接至所述第一指令源和所述第二指令源的控制器，　其中，如果待由所述处理器执行的多个指令能够从所述第二指令源获取，则所述控制器选择性地禁能所述第一指令源。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：M科诺斯，
申请(专利权)人：MIPS技术公司，
类型：发明
国别省市：US[美国]