存储单元及存储器制造技术

本发明专利技术涉及一种存储单元及存储器，包括比特单元、全耗尽绝缘体上硅及背压引线；比特单元包括：第一晶体管，第二晶体管，第一反相器，第二反相器，第一晶体管和第二晶体管均形成于全耗尽绝缘体上硅上，背压引线从全耗尽绝缘体上硅的内部引出并延伸至全耗尽绝缘体上硅的外部，背压引线包括与第一晶体管对应的第一背压引线和/或与第二晶体管对应的第二背压引线，第一背压引线用于向第一晶体管施加第一预设背压，第二背压引线用于向第二晶体管施加第二预设背压。上述存储单元和存储器将比特单元充分利用了全耗尽绝缘体上硅特有的背部偏压工艺，从而对比特单元进行优化和改良，以实现不同的目的。不同的目的。不同的目的。

【技术实现步骤摘要】
存储单元及存储器


[0001]本申请涉及存储
，特别是涉及一种存储单元及存储器。

技术介绍

[0002]当前的存储器(memory)，譬如静态随机存取存储器(SRAM，Static Random
‑
Access Memory)的基本单位为比特单元(bit cell)。比特单元的设计非常重要，开发一套适合的比特单元，对于芯片时序收敛，物理收敛，以及最终芯片的性能电源区(PPA，performance Power Area)都非常重要。
[0003]传统技术中，比特单元的开发和设计主要集中在平面体硅(Bulk Silicon)工艺和之后的鳍式场效应晶体管(FinFET)工艺上，而对于全耗尽绝缘体上硅(FDSOI，Fully Depleted Silicon On Insulator)工艺往往只是简单的将平面体硅工艺上的比特单元直接沿用到FDSOI工艺上，并没有充分利用全耗尽绝缘体上硅特有的工艺特点对比特单元进行优化和改良。

技术实现思路

[0004]基于此，有必要针对上述问题提供一种存储单元及存储器。
[0005]一种存储单元，包括比特单元、全耗尽绝缘体上硅及背压引线；
[0006]所述比特单元包括：
[0007]第一晶体管，具有第一电连接端、第二电连接端及第三电连接端；所述第一晶体管的第一电连接端与所述比特单元的字线连接，所述第一晶体管的第二电连接端与所述比特单元的反位线连接；
[0008]第二晶体管，具有第一电连接端、第二电连接端及第三电连接端；所述第二晶体管的第一电连接端与所述比特单元的字线连接，所述第二晶体管的第二电连接端与所述比特单元的位线连接；
[0009]第一反相器，具有输入端和输出端；所述第一反相器的输入端与所述第一晶体管的第三电连接端连接；
[0010]第二反相器，具有输入端和输出端；所述第二反相器的输入端与所述第二晶体管的第三电连接端连接且与所述第一反相器的输出端连接；所述第二反相器的输出端与所述第一反相器的输入端连接；
[0011]其中，所述第一晶体管和所述第二晶体管均形成于所述全耗尽绝缘体上硅上，所述背压引线从所述全耗尽绝缘体上硅的内部引出并延伸至所述全耗尽绝缘体上硅的外部，所述背压引线包括与所述第一晶体管对应的第一背压引线和/或与所述第二晶体管对应的第二背压引线，所述第一背压引线用于向所述第一晶体管施加第一预设背压，所述第二背压引线用于向所述第二晶体管施加第二预设背压。
[0012]在其中一个实施例中，所述第一反相器包括第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管均具有第一电连接端、第二电连接端及第三电连接端；所述第三
晶体管的第一电连接端和所述第四晶体管的第一电连接端连接并作为所述第一反相器的输入端，所述第三晶体管的第二电连接端与电源连接，所述第四晶体管的第二电连接端接地，所述第三晶体管的第三电连接端和所述第四晶体管的第三电连接端连接并作为所述第一反相器的输出端；
[0013]所述第二反相器包括第五晶体管和第六晶体管，所述第五晶体管和所述第六晶体管均具有第一电连接端、第二电连接端及第三电连接端；所述第五晶体管的第一电连接端和所述第六晶体管的第一电连接端连接并作为所述第二反相器的输入端，所述第五晶体管的第二电连接端与电源连接，所述第六晶体管的第二电连接端接地，所述第五晶体管的第三电连接端和所述第六晶体管的第三电连接端连接并作为所述第一反相器的输出端；
[0014]其中，所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管均形成于所述全耗尽绝缘体上硅上，所述背压引线还包括与所述第三晶体管对应的第三背压引线、与所述第四晶体管对应的第四背压引线、与所述第五晶体管对应的第五背压引线、与所述第六晶体管对应的第六背压引线中的至少一个，所述第三背压引线用于向所述第三晶体管施加第三预设背压，所述第四背压引线用于向所述第四晶体管施加第四预设背压，所述第五背压引线用于向所述第五晶体管施加第五预设背压，所述第六背压引线用于向所述第六晶体管施加第六预设背压。
[0015]在其中一个实施例中，所述第一晶体管、所述第二晶体管、所述第四晶体管及所述第六晶体管均为NMOS管，所述第三晶体管和所述第五晶体管均为PMOS管。
[0016]在其中一个实施例中，所述第一预设背压、所述第二预设背压、所述第三预设背压、所述第四预设背压、所述第五预设背压以及所述第六预设背压均为正向背压。
[0017]在其中一个实施例中，所述第三预设背压以及所述第五预设背压相等，且所述第一预设背压、所述第二预设背压、所述第四预设背压及所述第六预设背压相等。
[0018]在其中一个实施例中，所述第一预设背压、所述第二预设背压、所述第三预设背压、所述第四预设背压、所述第五预设背压以及所述第六预设背压均在负值的所述存储单元的电源电压至所述存储单元的电源电压的两倍范围内。
[0019]在其中一个实施例中，所述存储单元的工作状态包括常态和高速状态；
[0020]在常态时，所述第三预设背压以及所述第五预设背压均等于所述存储单元的电源电压，且所述第一预设背压、所述第二预设背压、所述第四预设背压及所述第六预设背压均为零；
[0021]在高速状态时，所述第三预设背压以及所述第五预设背压均等于负值的所述存储单元的电源电压至零，且所述第一预设背压、所述第二预设背压、所述第四预设背压及所述第六预设背压等于所述存储单元的电源电压的一倍至两倍。
[0022]在其中一个实施例中，所述全耗尽绝缘体上硅包括依次层叠设置的：
[0023]底层硅层；
[0024]中间绝缘层；以及
[0025]顶层硅层；
[0026]其中，所述背压引线从所述底层硅层延伸至所述顶层硅层的外表面。
[0027]在其中一个实施例中，各背压引线在所述底层硅层的一端位于对应晶体管的栅极的下方。
[0028]一种存储器，包括如上述任一项所述的存储单元。
[0029]上述存储单元和存储器将比特单元与全耗尽绝缘体上硅相结合，通过设置背压引线从全耗尽绝缘体上硅的内部引出并延伸至全耗尽绝缘体上硅的外部，使得可以通过背压引线向比特单元中的第一晶体管和/或第二晶体管施加背压，从而充分利用了全耗尽绝缘体上硅特有的背部偏压工艺，通过背部偏压的调整来实现对比特单元中晶体管的沟道的影响，从而对比特单元进行优化和改良，以实现不同的目的，譬如实现增加比特单元对数据的读写速度或减小漏电流等等。
附图说明
[0030]为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0031]图1为一实施例中比特单元的电路图；
[0032]图2为一实施例中存储单元的结构示意图。
具体本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储单元，其特征在于，包括比特单元、全耗尽绝缘体上硅及背压引线；所述比特单元包括：第一晶体管，具有第一电连接端、第二电连接端及第三电连接端；所述第一晶体管的第一电连接端与所述比特单元的字线连接，所述第一晶体管的第二电连接端与所述比特单元的反位线连接；第二晶体管，具有第一电连接端、第二电连接端及第三电连接端；所述第二晶体管的第一电连接端与所述比特单元的字线连接，所述第二晶体管的第二电连接端与所述比特单元的位线连接；第一反相器，具有输入端和输出端；所述第一反相器的输入端与所述第一晶体管的第三电连接端连接；第二反相器，具有输入端和输出端；所述第二反相器的输入端与所述第二晶体管的第三电连接端连接且与所述第一反相器的输出端连接；所述第二反相器的输出端与所述第一反相器的输入端连接；其中，所述第一晶体管和所述第二晶体管均形成于所述全耗尽绝缘体上硅上，所述背压引线从所述全耗尽绝缘体上硅的内部引出并延伸至所述全耗尽绝缘体上硅的外部，所述背压引线包括与所述第一晶体管对应的第一背压引线和/或与所述第二晶体管对应的第二背压引线，所述第一背压引线用于向所述第一晶体管施加第一预设背压，所述第二背压引线用于向所述第二晶体管施加第二预设背压。2.根据权利要求1所述的存储单元，其特征在于，所述第一反相器包括第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管均具有第一电连接端、第二电连接端及第三电连接端；所述第三晶体管的第一电连接端和所述第四晶体管的第一电连接端连接并作为所述第一反相器的输入端，所述第三晶体管的第二电连接端与电源连接，所述第四晶体管的第二电连接端接地，所述第三晶体管的第三电连接端和所述第四晶体管的第三电连接端连接并作为所述第一反相器的输出端；所述第二反相器包括第五晶体管和第六晶体管，所述第五晶体管和所述第六晶体管均具有第一电连接端、第二电连接端及第三电连接端；所述第五晶体管的第一电连接端和所述第六晶体管的第一电连接端连接并作为所述第二反相器的输入端，所述第五晶体管的第二电连接端与电源连接，所述第六晶体管的第二电连接端接地，所述第五晶体管的第三电连接端和所述第六晶体管的第三电连接端连接并作为所述第一反相器的输出端；其中，所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管均形成于所述全耗尽绝缘体上硅上，所述背压引...

【专利技术属性】
技术研发人员：杨展悌，苏炳熏，叶甜春，罗军，赵杰，薛静，
申请(专利权)人：澳芯集成电路技术广东有限公司，
类型：发明
国别省市：