【技术实现步骤摘要】
一种基于FPGA的并串转换方法
[0001]本专利技术涉及数据传输领域，具体涉及一种基于FPGA的并串转换方法。
技术介绍
[0002]目前，在数据传输领域，往往需要简单高速的数据传输接口，依靠单个差分对传输数据的应用越来越多，所以如何高效的将并行数据转换为串行数据成为研究的重点。目前较多的并串转换实现方案是选用TI的集成芯片SN65LV1023A将10bit并行数据转换为串行数据，然后通过单个差分对输出串行数据，这种方案比较成熟，但是硬件比较复杂，需要额外的外围电路。而xilinx 7系列FPGA芯片自带serdes高速串行收发器资源，可以实现高速串行信号的收发，省去了SN65LV1023A及大量外围电路，不但节省成本，降低功耗，而且节省了硬件上的空间。
技术实现思路
[0003]本专利技术需解决的技术问题是提供一种基于FPGA的并串转换方法。
[0004]为解决上述技术问题，本专利技术提供的一种基于FPGA的并串转换方法，采取技术方案如下：
[0005]FPGA编写逻辑，将10bit并行数据添加起始位和停止位补成12bit并行数据，然后将12bit数据经过fifo转换到3倍时钟域下，再经过寄存器将12bit并行数据分为3个4bit并行数据，分别将3个4bit并行数据通过serdes转为3路串行数据，最终将3路串行数据合并为1路串行数据输出。
[0006]本专利技术提出的一种基于FPGA的串并转换方法，利用xilinx 7系列FPGA芯片拥有的高速串行收发器实现并行信号转换为...
【技术保护点】
【技术特征摘要】
1.一种基于FPGA的并串转换方法，其特征在于，FPGA编写逻辑，将10bit并行数据添加起始位和停止位补成12bit并行数据，然后将12bit数据经过fifo转换到3倍时钟域下，再经过寄存器将12bit并行数据分为3个4bit并行数据，分别将3个4bit并行数据通过serdes转为3路串行数据，最终将3路串行数据合并为1路串行数据输出。2.根据权利要求1所述的一种基于FPGA的并串转换方法，其特征在于，将10bit并行数据最高位补1bit 0，作为stop bit；最低位补1bit 1，作为start bit；并行数据时钟clk1x。3.根据权利要求2所述的一种基于FPGA的并串转换方法，其特征在于，将12bit数据经过fifo转换到3倍时钟域下，具体为：FPGA内部编写逻辑，利用PLL产生3倍并行数据时钟clk3x；产生一个fifo用作...
【专利技术属性】
技术研发人员：白志强，李战行，于云翔，顾健，孙东芳，王茂义，张广月，潘少鹏，
申请(专利权)人：北京华航无线电测量研究所，
类型：发明
国别省市：
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