一种IP动态配置电路和FPGA制造技术

本发明专利技术公开了一种IP动态配置电路及FPGA；该IP动态配置电路包括：配置桥接模块和IP模块组；其中，配置桥接模块用于将外部信号转换为改进型WishBone总线上的信号；改进型WishBone总线上的信号包括地址、数据以及IP模块的ID；每个IP模块组中的IP模块之间通过改进型WishBone总线串连；配置桥接模块与每个IP模块组的第一个IP模块通过改进型WishBone总线串连；每个IP模块均包含有控制器，控制器用于对IP模块所连接的改进型WishBone总线上的信号进行接收、处理以及驱动转发。本发明专利技术有效避免了信号线的物理距离过长，减少了IP动态调试所需信号通路，从而使得内部IP重配过程简单。从而使得内部IP重配过程简单。从而使得内部IP重配过程简单。

【技术实现步骤摘要】
一种IP动态配置电路和FPGA


[0001]本专利技术属于FPGA(Field
‑
Programmable Gate Array，现场可编程门阵列)
，具体涉及一种IP(Intellectual Property，知识产权)动态配置电路和现场可编程门阵列。

技术介绍

[0002]FPGA芯片内部嵌入丰富IP模块，例如PLL(Phase Locked Loop，锁相环)、MCU(Microcontroller Unit，微控制单元)、ADC(Analog
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to
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digital converter，模拟数字转换器)、Serdes等。其中，Serdes是SERializer/DESerializer(串行器/解串器)的简称。
[0003]对于大容量FPGA而言，其所包含的IP模块数量可以超过十几个，这导致FPGA芯片尺寸大，IP动态调试所需信号通路多，内部IP重配过程复杂。

技术实现思路

[0004]为了解决现有技术中所存在的上述问题，本专利技术提供了一种IP动态配置电路和FPGA。
[0005]本专利技术要解决的技术问题通过以下技术方案实现：
[0006]第一方面，本专利技术提供了一种IP动态配置电路，应用于FPGA，所述IP动态配置电路包括：配置桥接模块和至少一个IP模块组；其中，
[0007]所述配置桥接模块用于将FPGA收到的外部信号转换为改进型WishBone总线上的信号；所述改进型WishBone总线上的信号包括：地址、数据以及IP模块的ID；
[0008]每个所述IP模块组中的多个IP模块之间通过所述改进型WishBone总线串行连接；所述配置桥接模块与每个所述IP模块组中的第一个IP模块通过所述改进型WishBone总线串行连接；
[0009]每个所述IP模块均包含有控制器，所述控制器用于对该IP模块所连接的改进型WishBone总线上的信号进行接收、处理以及驱动转发。
[0010]可选地，所述改进型WishBone总线中，所述数据和所述地址分开传输，所述地址和所述ID同时传输。
[0011]可选地，每个所述IP模块的控制器，具体用于：
[0012]从该IP模块一端串联的改进型WishBone总线上接收并缓存信号；
[0013]判断所缓存的信号中的ID与该IP模块的ID是否匹配；
[0014]若匹配，响应于写操作使能，将所缓存的信号中的数据写入到所缓存的信号中的地址；响应于读操作使能，从所缓存的信号中的地址读出数据，通过该端串联的改进型WishBone总线反馈所读取的数据。
[0015]若不匹配，将所缓存的信号通过该IP模块另一端串联的改进型WishBone总线进行驱动转发。
[0016]可选地，每个所述IP模块的控制器，响应于读操作使能，从所缓存的信号中的地址
读出数据，通过该端串联的改进型WishBone总线反馈所读取的数据，包括：
[0017]响应于读操作使能，从所缓存的信号中的地址读出数据，通过该端串联的改进型WishBone总线反馈所读取的数据和响应信号。
[0018]可选地，所述外部信号是通过下述外部接口发来的：
[0019]Jtag(Joint Test Action Group，联合测试工作组)接口、SSPI(Security Support Provider Interface，安全支持提供器接口)或者IIC(Inter
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Integrated Circuit，集成电路总线)接口。
[0020]可选地，所述配置桥接模块包括：
[0021]将所述Jtag接口转换为改进型WishBone总线接口的第一转换模块、将所述SSPI转换为改进型WishBone总线接口的第二转换模块，以及将所述IIC接口转换为改进型WishBone总线接口的第三转换模块。
[0022]可选地，所述外部信号中携带有IP模块组的识别信息；
[0023]所述配置桥接模块还用于根据所述识别信息确定目标IP模块组，以将所述外部信号转换为改进型WishBone总线上的信号后发给所述目标IP模块组中的第一个IP模块。
[0024]可选地，若干所述IP模块还包含有调试接口；
[0025]包含有所述调试接口的IP模块通过所述调试接口配置FPGA的可编程逻辑资源。
[0026]可选地，所述调试接口包括：APB(Advanced Peripheral Bus，外围总线)接口。
[0027]第二方面，本专利技术提供了一种FPGA，所述FPGA包含有上述任一种IP动态配置电路。
[0028]本专利技术提供的IP动态配置电路中，配置桥接模块可以将FPGA收到的外部信号转换为改进型WishBone总线上的信号；由此，该配置桥接模块可同时分别与多个IP模块组通过该改进型WishBone总线实现串行连接，且每个IP模块组内部的IP模块之间也通过改进型WishBone总线串行连接；其中，改进型WishBone总线上的信号包括：地址、数据以及IP模块的ID，并且，每个IP模块均包含有对该IP模块所连接的改进型WishBone总线上的信号进行接收、处理以及驱动转发的控制器。由此，本专利技术可以通过串接的IP模块对改进型WishBone总线上的信号进行驱动转发，在节约片内走线资源的前提下，有效避免了信号线的物理距离过长，减少了IP动态调试所需信号通路，从而使得内部IP重配过程简单。并且，使用改进型WishBone总线也可保证充足的传输速率带宽。
[0029]以下将结合附图及对本专利技术做进一步详细说明。
附图说明
[0030]图1是本专利技术实施例提供的一种IP动态配置电路的结构示意图；
[0031]图2是示例性示出的一种改进型WishBone总线执行写读操作的时序图；
[0032]图3是示例性示出的IP模块组内部的IP模块之间的信号连接图；
[0033]图4是本专利技术实施例提供的另一种IP动态配置电路的结构示意图；
[0034]图5是本专利技术实施例提供的又一种IP动态配置电路的结构示意图。
具体实施方式
[0035]下面结合具体实施例对本专利技术做进一步详细的描述，但本专利技术的实施方式不限于此。
[0036]为了使FPGA内部IP重配过程变得简单，本专利技术实施例提供了一种IP动态配置电路和FPGA。其中，该IP动态配置电路应用于FPGA中。首先，对本专利技术实施例提供的IP动态配置电路进行详细说明，如图1所述，该IP动态配置电路包括：配置桥接模块和至少一个IP模块组。
[0037]其中，配置桥接模块用于将FPGA收到的外部信号转换为改进型WishBone总线上的信号；该改进型WishBone总线上的信号包括：地址、数据以及IP模块的ID。每个IP模块组中的多个IP模块之间通过改进型WishBone总线串行连接；配置桥接模块与每个IP模块组中的第一个IP模本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种IP动态配置电路，其特征在于，应用于FPGA，所述IP动态配置电路包括：配置桥接模块和至少一个IP模块组；其中，所述配置桥接模块用于将FPGA收到的外部信号转换为改进型WishBone总线上的信号；所述改进型WishBone总线上的信号包括：地址、数据以及IP模块的ID；每个所述IP模块组中的多个IP模块之间通过所述改进型WishBone总线串行连接；所述配置桥接模块与每个所述IP模块组中的第一个IP模块通过所述改进型WishBone总线串行连接；每个所述IP模块均包含有控制器，所述控制器用于对该IP模块所连接的改进型WishBone总线上的信号进行接收、处理以及驱动转发。2.根据权利要求1所述的IP动态配置电路，其特征在于，所述改进型WishBone总线中，所述数据和所述地址分开传输，所述地址和所述ID同时传输。3.根据权利要求1所述的IP动态配置电路，其特征在于，每个所述IP模块的控制器，具体用于：从该IP模块一端串联的改进型WishBone总线上接收并缓存信号；判断所缓存的信号中的ID与该IP模块的ID是否匹配；若匹配，响应于写操作使能，将所缓存的信号中的数据写入到所缓存的信号中的地址；响应于读操作使能，从所缓存的信号中的地址读出数据，通过该端串联的改进型WishBone总线反馈所读取的数据；若不匹配，将所缓存的信号通过该IP模块另一端串联的改进型WishBone总线进行驱动转发。4.根据权利要求1所述的IP动态配置电路，其特征在于，每个所述IP模块的控制器，响应...

【专利技术属性】
技术研发人员：王黎明，蔡旭伟，张亭亭，贾红，陈维新，韦嶔，程显志，
申请(专利权)人：厦门智多晶科技有限公司，
类型：发明
国别省市：