半导体器件的制备方法及半导体器件技术

本公开提出一种半导体器件的制备方法及半导体器件。半导体器件的制备方法包括以下步骤：提供衬底，并在所述衬底上形成掺杂区；制备字线，在掺杂区上表面开设两个相间隔的凹槽，凹槽贯穿掺杂区和部分衬底，在两个凹槽的槽底分别埋入字线；制备隔离层，在掺杂区上表面设置隔离层，隔离层填充两个凹槽的未设置字线的部分；去除隔离层，将隔离层的位于两个凹槽之间的部分去除；制备孔槽，将掺杂区的位于两个凹槽之间的部分的上部去除，形成由隔离层界定槽壁的孔槽；扩展孔槽，部分去除隔离层而使孔槽的槽壁沿周向向外扩展，扩展后的孔槽的槽壁仍由隔离层界定；制备位线接触层，在扩展后的孔槽设置位线接触层；制备位线，在位线接触层上设置位线导电层，形成位线。形成位线。形成位线。

【技术实现步骤摘要】
半导体器件的制备方法及半导体器件


[0001]本公开涉及半导体存储器件
，尤其涉及一种半导体器件的制备方法及半导体器件。

技术介绍

[0002]在例如DRAM器件(动态随机存取存储器件)的半导体器件中，单个存储单元器件由一个MOS晶体管和一个存储电容组成，其中MOS晶体管的栅极与DRAM器件的字线(Word Line)相连，MOS晶体管的漏、源端与DRAM器件的位线(Digit Line)和存储电容相连。DRAM器件经由其位线对存储电容进行充放电，从而实现存储功能。
[0003]如图1所示，图1代表性地示出了一种现有DRAM器件的单个存储单元的截面图。对于该存储单元的位线120，是在掺杂区110上生长一层厚的N型多晶硅接触层121(poly)，随着制程的微缩演进，淀积的N型多晶硅触层121和金属导电层122的截面积变小，使得位线120的阻值变大，进而影响DRAM器件的存储速度。

技术实现思路

[0004]本公开的一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种能够使位线截面积增大，从而减小位线电阻的半导体器件的制备方法。
[0005]本公开的另一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种由本公开提出的半导体器件的制备方法制成的半导体器件。
[0006]为实现上述目的，本公开采用如下技术方案：
[0007]根据本公开的一个方面，提供一种半导体器件的制备方法。其中，半导体器件的制备方法包括以下步骤：
[0008]提供衬底，并在所述衬底上形成掺杂区；
[0009]制备字线，在所述掺杂区上表面开设两个相间隔的凹槽，所述凹槽贯穿所述掺杂区和部分所述衬底，在两个所述凹槽的槽底分别埋入字线；
[0010]制备隔离层，在所述掺杂区上表面设置隔离层，所述隔离层填充两个所述凹槽的未设置所述字线的部分；
[0011]去除隔离层，将所述隔离层的位于两个所述凹槽之间的部分去除；
[0012]制备孔槽，将所述掺杂区的位于两个所述凹槽之间的部分的上部去除，形成由所述隔离层界定槽壁的孔槽；
[0013]扩展孔槽，部分去除隔离层而使所述孔槽的槽壁沿周向向外扩展，扩展后的所述孔槽的槽壁仍由所述隔离层界定；
[0014]制备位线接触层，在扩展后的所述孔槽设置位线接触层；
[0015]制备位线，在所述位线接触层上设置位线导电层，形成位线。
[0016]根据本公开的其中一个实施方式，在去除隔离层的步骤中，包括以下步骤：
[0017]在所述隔离层的上表面依次设置硬掩模与光刻胶；
[0018]通过所述硬掩模将所述隔离层的位于两个所述凹槽之间的部分刻蚀去除。
[0019]根据本公开的其中一个实施方式，在制备孔槽的步骤中，是通过所述硬掩模将所述掺杂区的位于两个所述凹槽之间的部分的上部去除。
[0020]根据本公开的其中一个实施方式，在制备孔槽的步骤中，定义所述掺杂区的位于两个所述凹槽之间的下部剩余部分为掺杂区的中间部。其中，所述掺杂区的中间部的顶部截面呈弧形，而使所述孔槽的截面呈U形。
[0021]根据本公开的其中一个实施方式，在扩展孔槽的步骤中，定义所述掺杂区的位于两个所述凹槽之间的下部剩余部分为掺杂区的中间部。其中，对所述孔槽的扩展还包括部分去除所述隔离层的相邻于所述掺杂区的中间部的部分，使所述孔槽的槽底截面呈“ㄇ”字形。
[0022]根据本公开的其中一个实施方式，所述掺杂区的中间部的底部周缘残留有所述隔离层。
[0023]根据本公开的其中一个实施方式，在设置位线接触层的步骤中，包括将N型多晶硅沉积在所述孔槽的槽底而形成所述位线接触层。
[0024]根据本公开的其中一个实施方式，在设置位线接触层的步骤中，所述位线接触层的上表面低于所述隔离层的上表面，且所述位线接触层的上表面高于或等于所述掺杂区的上表面。
[0025]根据本公开的另一个方面，提供一种半导体器件。其特征在于，所述半导体器件是由本公开提出的且在上述实施方式中所述的半导体器件的制备方法制成。
[0026]由上述技术方案可知，本公开提出的半导体器件的制备方法及半导体器件的优点和积极效果在于：
[0027]本公开提出的半导体器件的制备方法，包括去除隔离层而使孔槽的槽壁沿周向向外扩展，且扩展后的所述孔槽的槽壁仍由所述隔离层界定的步骤，同时包括在扩展后的孔槽设置位线接触层和在位线接触层上设置位线导电层的步骤。通过上述设计，经由该半导体器件的制备方法制成的半导体器件相比于现有器件，增大了孔槽面积，从而增大了设置在孔槽中的位线的截面积，即增大了位线与掺杂区的接触面积，进而减少位线的电阻，实现了对半导体器件存储速度的优化。
附图说明
[0028]通过结合附图考虑以下对本公开的优选实施方式的详细说明，本公开的各种目标、特征和优点将变得更加显而易见。附图仅为本公开的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
[0029]图1是一种现有DRAM器件的一个存储单元器件的层叠结构示意图；
[0030]图2是根据一示例性实施方式示出的一种半导体器件的制备方法的其中一个步骤时的一个存储单元器件的层叠结构示意图；
[0031]图3是根据一示例性实施方式示出的一种半导体器件的制备方法的其中一个步骤时的一个存储单元器件的层叠结构示意图；
[0032]图4是根据一示例性实施方式示出的一种半导体器件的制备方法的其中一个步骤时的一个存储单元器件的层叠结构示意图；
[0033]图5是根据一示例性实施方式示出的一种半导体器件的制备方法的其中一个步骤时的一个存储单元器件的层叠结构示意图；
[0034]图6是根据一示例性实施方式示出的一种半导体器件的制备方法的其中一个步骤时的一个存储单元器件的层叠结构示意图；
[0035]图7是根据一示例性实施方式示出的一种半导体器件的制备方法的其中一个步骤时的一个存储单元器件的层叠结构示意图。
[0036]附图标记说明如下：
[0037]110.掺杂区；
[0038]120.位线；
[0039]121.N型多晶硅接触层；
[0040]122.金属导电层；
[0041]210.衬底；
[0042]220.掺杂区；
[0043]221.凹槽；
[0044]222.中间部；
[0045]230.字线；
[0046]240.隔离层；
[0047]241.填充部；
[0048]250.孔槽；
[0049]260.位线；
[0050]261.位线接触层；
[0051]262.位线导电层；
[0052]270.硬掩模；
[0053]280.光刻胶。
具体实施方式
[0054]体现本公开特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本公开能够在不本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制备方法，其特征在于，包括以下步骤：提供衬底，并在所述衬底上形成掺杂区；制备字线，在所述掺杂区上表面开设两个相间隔的凹槽，所述凹槽贯穿所述掺杂区和部分所述衬底，在两个所述凹槽的槽底分别埋入字线；制备隔离层，在所述掺杂区上表面设置隔离层，所述隔离层填充两个所述凹槽的未设置所述字线的部分；去除隔离层，将所述隔离层的位于两个所述凹槽之间的部分去除；制备孔槽，将所述掺杂区的位于两个所述凹槽之间的部分的上部去除，形成由所述隔离层界定槽壁的孔槽；扩展孔槽，部分去除隔离层而使所述孔槽的槽壁沿周向向外扩展，扩展后的所述孔槽的槽壁仍由所述隔离层界定；制备位线接触层，在扩展后的所述孔槽设置位线接触层；制备位线，在所述位线接触层上设置位线导电层，形成位线。2.根据权利要求1所述的半导体器件的制备方法，其特征在于，在去除隔离层的步骤中，包括以下步骤：在所述隔离层的上表面依次设置硬掩模与光刻胶；通过所述硬掩模将所述隔离层的位于两个所述凹槽之间的部分刻蚀去除。3.根据权利要求2所述的半导体器件的制备方法，其特征在于，在制备孔槽的步骤中，是通过所述硬掩模将所述掺杂区的位于两个所述凹槽之间的部分的上部去除。4....

【专利技术属性】
技术研发人员：钱仕兵，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：