一种混合双尾动态锁存比较器制造技术

本申请公开了一种混合双尾动态锁存比较器，属于电路设计领域。本申请的一种混合双尾动态锁存比较器包括预放大时钟控制单元，其通过同相时钟信号控制其中间输出节点的电位状态，其中电位状态包括充电状态和放电状态；交叉耦合单元，其对混合双尾动态锁存比较器的有效跨导和中间差分电压进行调节，其两个输入端分别对应连接预放大输入单元的两个输出端和锁存结构单元的两个输入端；反馈控制单元，其对中间输出节点接收到的信号进行反馈，并根据锁存结构单元的输入信号控制反馈控制单元的通断，其两个输入端对应连接交叉耦合单元的两个输入端。本申请减小了混合双尾动态锁存比较器的延迟，减小了功耗和噪声影响。减小了功耗和噪声影响。减小了功耗和噪声影响。

【技术实现步骤摘要】
一种混合双尾动态锁存比较器


[0001]本申请涉及电路设计领域，特别是一种混合双尾动态锁存比较器。

技术介绍

[0002]比较器是所有模数转换器的关键模块，其速度、功耗对整个模数转换器的速度和功耗有着至关重要的影响，但是传统的比较器很难同时满足模数转换器对速度和功耗的要求，因此需要对传统的电路结构进行改进以满足应用要求。传统的动态锁存比较器有较小的延迟时间和低回踢噪声，但是这些高指标是以大的芯片面积和高损耗为代价的。
[0003]在现有技术中，虽然能使用PMOS晶体管的交叉耦合配置来提高动态锁存比较器的信号处理速度，但是其功耗会显著增加，并且容易受到长期回踢噪声的影响。

技术实现思路

[0004]本申请主要是提供一种混合双尾动态锁存比较器，以解决现有技术中的动态锁存比较器功耗较高，易受回踢噪声影响的问题。
[0005]本申请采用的一个技术方案是：提供一种混合双尾动态锁存比较器，包括预放大输入单元、锁存结构单元，还包括预放大时钟控制单元，其通过同相时钟信号控制其中间输出节点的电位状态，其中电位状态包括充电状态和放电状态；交叉耦合单元，其对混合双尾动态锁存比较器的有效跨导和中间差分电压进行调节，其两个输入端分别对应连接预放大输入单元的两个输出端和锁存结构单元的两个输入端；反馈控制单元，其对中间输出节点接收到的信号进行反馈，并根据锁存结构单元的输入信号控制反馈控制单元的通断，其两个输入端对应连接交叉耦合单元的两个输入端。
[0006]本申请的技术方案可以达到的有益效果是：本申请设计了一种混合双尾动态锁存比较器，本申请使用NMOS晶体管的交叉耦合配置提高了混合双尾动态锁存比较器的信号处理速度，同时也降低了功耗，降低了长期回踢噪声的影响。
附图说明
[0007]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0008]图1是现有技术中一种常规动态锁存比较器的一个具体实例的示意图；
[0009]图2是本申请一种混合双尾动态锁存比较器的一个具体实施方式的示意图；
[0010]图3是本申请一种混合双尾动态锁存比较器的一个具体实例的示意图。
[0011]附图中的各部件标记如下：M1‑
第一PMOS晶体管，M2‑
第二PMOS晶体管，M3‑
第三NMOS晶体管，M4‑
第四NMOS晶体管，M5‑
第五PMOS晶体管，M6‑
第六PMOS晶体管，M7‑
第七PMOS晶体管，M8‑
第八PMOS晶体管，M9‑
第九NMOS晶体管，M
10
‑
第十NMOS晶体管，M
11
‑
第十一NMOS晶体管，
M
12
‑
第十二NMOS晶体管，M
13
‑
第十三PMOS晶体管，M
L1
‑
第一负载NMOS晶体管，M
L2
‑
第二负载NMOS晶体管，M
SW1
‑
第一开关PMOS晶体管，M
SW2
‑
第二开关PMOS晶体管，VDD
‑
外部电源，CLK
‑
同相时钟信号，CLKn
‑
反相时钟信号，Vin+
‑
差分信号正电压，Vin
‑‑
差分信号负电压，IO+
‑
中间正向输出节点，IO
‑‑
中间反向输出节点，OUTn
‑
反相输出节点，OUTp
‑
同相输出节点。
具体实施方式
[0012]下面结合附图对本申请的较佳实施例进行详细阐述，以使本申请的优点和特征能更易于被本领域技术人员理解，从而对本申请的保护范围做出更为清楚明确的界定。
[0013]需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括
……”
限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0014]图1是现有技术中一种常规动态锁存比较器的一个具体实例的示意图。
[0015]在本申请的一个具体实例中，图1所示的常规动态锁存比较器包括两个阶段，即预放大阶段和延迟阶段。当同相时钟信号CLK＝“1”和反相时钟信号CLKn＝“0”时，动态锁存比较器电路在位复阶段运行。在复位阶段，第十三PMOS晶体管M
13
处于关闭的状态，第三NMOS晶体管M3和第四NMOS晶体管M4处于导通的状态，因此，中间正向输出节点IO+和中间反向输出节点IO
‑
对地GND放电，其电位最终均与地端电位相同。当第五PMOS晶体管M5和第六PMOS晶体管M6导通时，锁存结构单元的反相输出节点OUTn和同相输出节点OUTp的电位被拉高到外部电源VDD。当同相时钟信号CLK＝
‘0’
和反相时钟信号CLKn＝
‘1’
时，动态锁存比较器电路进入延迟阶段，在此阶段，第十三PMOS晶体管M
13
开启，第三NMOS晶体管M3和第四NMOS晶体管M4关闭。中间正向输出节点IO+和中间反向输出节点IO
‑
开始充电。由于差分输入ΔVin，产生中间差分电压ΔVIO+(
–
)。中间正向输出节点IO+和中间反向输出节点IO
‑
分别连接到第十一NMOS晶体管M
11
的栅极和第十二NMOS晶体管M
12
的栅极。当中间正向输出节点IO+和中间反向输出节点IO
‑
充电到第十一NMOS晶体管M
11
和第十二NMOS晶体管M
12
进入截止区域时，动态锁存比较器电路开始进入评估阶段。如果差分信号正电压Vin+大于差分信号负电压Vin
‑
，中间反向输出节点IO
‑
节点电位上升速度比中间正向输出节点IO+快。因此，在评估结束时，反相输出节点OUTn放电回GND并将电荷输出到外部电源VDD。
[0016]在该具体实例中，该常规动态锁存比较器电路在进入评估阶段之前还处于延迟阶段，增加了功耗，并且会通过该常规动态锁存比较器电路的输入管的寄生电容本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种混合双尾动态锁存比较器，包括预放大输入单元、锁存结构单元，其特征在于，包括：预放大时钟控制单元，其通过同相时钟信号控制其中间输出节点的电位状态，其中所述电位状态包括充电状态和放电状态；交叉耦合单元，其对所述混合双尾动态锁存比较器的有效跨导和中间差分电压进行调节，其两个输入端分别对应连接所述预放大输入单元的两个输出端和所述锁存结构单元的两个输入端；反馈控制单元，其对所述中间输出节点接收到的信号进行反馈，并根据所述锁存结构单元的输入信号控制所述反馈控制单元的通断，其两个输入端对应连接所述交叉耦合单元的两个输入端。2.如权利要求1所述的混合双尾动态锁存比较器，其特征在于，所述中间输出节点包括中间正向输出节点和中间反向输出节点，其中，在所述充电状态时，所述中间输出节点的电位升高，最终与所述外部电源电位相同，在所述放电状态时，所述中间输出节点的电位降低，最终与地端电位相同。3.如权利要求1所述的混合双尾动态锁存比较器，其特征在于，所述锁存结构单元包括锁存时钟控制电路，所述锁存时钟控制电路接收反相时钟信号控制所述锁存结构单元的输出节点的工作阶段，其中，所述工作阶段包括复位阶段和评估阶段。4.如权利要求1所述的混合双尾动态锁存比较器，其特征在于，所述交叉耦合单元包括第一负载NMOS晶体管和第二负载NMOS晶体管，其中，所述第一负载NMOS晶体管的漏极连接所述锁存结构单元的正输入端，其栅极连接所述锁存结构单元的负输入端，其源极接地；所述第二负载NMOS晶体管的漏极连接所述锁存结构单元的负输入端，其栅极连接所述锁存结构单元的正输入端，其源极接地，其中，所述锁存结构单元的负输入端连接所述中间反向输出节点，所述锁存结构单元的正输入端连接所述中间正向输出节点。5.如权利要求1所述的混合双尾动态锁存比较器，其特征在于，所述预放大时钟控制单元包括第三NMOS晶体管、第四NMOS晶体管和第十三PMOS晶体管，其中，所述同相时钟信号通过所述第三NMOS晶体管的栅极、所述第四NMOS晶体管的栅极和所述第十三PMOS晶体管的栅极输入，所述第三NMOS晶体管的源极和所述第四NMOS晶体管的源极接地，所述第十三PMOS晶体管的源极接外部电源。6.如权利要求1所述的混合双尾动态锁存比较器，其特征在于，所述预放大输入单元包括第一PMOS晶体管和第二PMOS晶体管，其中，所述第一PMOS晶体管的栅极连接差分信号的正输入端，其漏极连接所述预放大时钟控制单元中的所述第三NMOS晶体管的漏极；所述第二...

【专利技术属性】
技术研发人员：苏杰，李孙华，徐祎喆，朱勇，
申请(专利权)人：重庆百瑞互联电子技术有限公司，
类型：发明
国别省市：