多芯片封装件及其制造方法技术

本发明专利技术公开一种多芯片封装件及其制造方法。多芯片封装件包括重配置线路结构；第一半导体芯片，配置在所述重配置线路结构上且具有第一主动面，所述第一主动面上配置有第一导电柱；第二半导体芯片，配置在所述第一半导体芯片上方且具有第二主动面，所述第二主动面上配置有第一导体；以及第一包封体，配置于所述重配置线路结构上且至少包封所述第一半导体芯片，其中所述第一导电柱与所述第一导体彼此对准并接合以电连接所述第一半导体芯片与所述第二半导体芯片。第二半导体芯片。第二半导体芯片。

【技术实现步骤摘要】
多芯片封装件及其制造方法


[0001]本专利技术涉及半导体封装件及其制造方法，且特别是涉及一种多芯片封装件及其制造方法。

技术介绍

[0002]为了使半导体封装件同时具有轻薄体积以及高性能，目前的封装技术已尝试将多个半导体芯片整合于单一半导体封装件中而形成多芯片封装件或是以3维堆叠技术堆叠多个半导体封装件而形成堆叠式封装件(Package on package，PoP)结构。然而，现有的多芯片封装件中的多个半导体芯片之间的信号沟通速度受限，因此半导体封装件的整体效能仍有待进一步的提升。

技术实现思路

[0003]本专利技术之目的是提供一种效能良好的多芯片封装件。
[0004]本专利技术提供一种多芯片封装件，包括重配置线路结构、第一半导体芯片、第二半导体芯片及第一包封体。所述第一半导体芯片具有第一主动(有源)面及与所述第一主动面相对的第一背面。所述第一主动面上配置有第一导电柱。所述第一半导体芯片配置在所述重配置线路结构上，且所述第一背面面向所述重配置线路结构。所述第二半导体芯片配置在所述第一半导体芯片上方且具有第二主动面。所述第二主动面上配置有第一导体。所述第一导体在与所述第二主动面垂直的方向上与所述第一半导体芯片交叠。所述第一包封体配置于所述重配置线路结构上且至少包封所述第一半导体芯片，其中所述第一导电柱与所述第一导体彼此对准并接合以电连接所述第一半导体芯片与所述第二半导体芯片。
[0005]本专利技术提供一种多芯片封装件，包括第一重配置线路结构、多个下部半导体芯片、上部半导体芯片、第一包封体以及第二包封体。所述多个下部半导体芯片分别具有第一主动面及与所述第一主动面相对的第一背面，所述第一主动面上配置有第一导体，所述多个下部半导体芯片并排地配置在所述第一重配置线路结构上，且所述第一背面面向所述第一重配置线路结构。所述上部半导体芯片配置在所述多个下部半导体芯片上方且具有配置有第一导电柱的第二主动面。所述上部半导体芯片的所述第一导电柱与所述多个下部半导体芯片的所述第一导体对准且接合。所述第一导体在与所述第二主动面垂直的方向上与所述上部半导体芯片交叠。所述第一包封体配置于所述第一重配置线路结构上且包封所述多个下部半导体芯片的至少部分。所述第二包封体配置于所述第一包封体上且包封所述上部半导体芯片。
[0006]本专利技术提供一种多芯片封装件，包括中介连接结构、导电柱、第一下部半导体芯片、第二下部半导体芯片、第一上部半导体芯片以及第二上部半导体芯片。所述中介连接结构具有第一表面以及与所述第一表面相对的第二表面且包括导电图案。所述导电柱位于所述中介连接结构的所述第一表面上且电连接至所述导电图案。所述第一下部半导体芯片以及所述第二下部半导体芯片并排地位于所述中介连接结构的所述第一表面上且电连接至
所述导电图案。所述第一上部半导体芯片以及所述第二上部半导体芯片并排地位于所述中介连接结构的所述第二表面上且电连接至所述导电图案。所述第一上部半导体芯片在与所述中介连接结构的所述第一表面垂直的方向上与所述第一下部半导体芯片以及所述导电柱交叠，且所述第二上部半导体芯片在与所述中介连接结构的所述第一表面垂直的方向上同时与所述第一下部半导体芯片以及所述第二下部半导体芯片交叠。
[0007]本专利技术提供一种制造多芯片封装件的方法，包括以下步骤。在重配置线路结构上设置第一半导体芯片使得所述第一半导体芯片的第一主动面与所述第一半导体芯片的紧邻所述重配置线路结构的表面相对。所述第一半导体芯片的第一主动面上配置有第一导电柱。在所述重配置线路结构上设置第一包封体以包封所述第一半导体芯片。移除部分第一包封体以使所述第一导电柱自所述第一包封体暴露出来。在所述第一半导体芯片上方设置第二半导体芯片以使得所述第二半导体芯片的第二主动面上的第一导体与所述第一导电柱对准且接合，其中所述第一导体在与所述第二主动面垂直的方向上与所述第一半导体芯片交叠。
[0008]本专利技术提供一种制造多芯片封装件的方法，包括以下步骤。于载体基板上设置第一半导体芯片使得所述第一半导体芯片的第一主动面与所述第一半导体芯片的紧邻所述载体基板的表面相对。所述第一半导体芯片的第一主动面上配置有第一导体与第二导体。在所述载体基板上设置第一包封体以包封所述第一半导体芯片。移除部分第一包封体以使所述第一导体与所述第二导体自所述第一包封体暴露出来。在所述第一半导体芯片上方设置第二半导体芯片以使得所述第二半导体芯片的第二主动面上的第一导电柱与所述第一导体对准且接合，所述第一导体在与所述第二主动面垂直的方向上与所述第二半导体芯片交叠。在所述第一包封体与所述第二半导体芯片的所述第二主动面之间设置底胶以包封所述第一导电柱。在所述第一包封体上设置第二包封体以包封所述第二半导体芯片。移除部分所述第二包封体以暴露出所述第二半导体芯片的与所述第二主动面相对的表面。在所述第二包封体上设置重配置线路结构。最后移除所述载体基板。
[0009]基于上述，本专利技术的多芯片封装件可以达到提升多芯片封装件的整体效能。
[0010]为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
[0011]包含附图以便进一步理解本专利技术，且附图并入本说明书中并构成本说明书的一部分。附图说明本专利技术的实施例，并与描述一起用于解释本专利技术的原理。
[0012]图1A至图1I是本专利技术的一实施例的制造多芯片封装件的制造流程步骤的剖面示意图；
[0013]图2是本专利技术的一实施例的多芯片封装件的剖面示意图；
[0014]图3是本专利技术的另一实施例的多芯片封装件的剖面示意图；
[0015]图4是本专利技术的另一实施例的多芯片封装件的剖面示意图；
[0016]图5是本专利技术的另一实施例的多芯片封装件的剖面示意图；
[0017]图6A至图6J是本专利技术的一实施例的制造多芯片封装件的制造流程步骤的剖面示意图；
[0018]图7A到图7H是本专利技术的第一导体与第一导电柱的连接方法的各种实施例的示意图；
[0019]图8是本专利技术的一实施例的多芯片封装件的剖面示意图；
[0020]图9A至图9I是本专利技术的一实施例的制造多芯片封装件的制造流程步骤的剖面示意图；
[0021]图10是本专利技术的一实施例的多芯片封装件的剖面示意图；
[0022]图11是本专利技术的一实施例的堆叠式封装件(Package on package，PoP)的剖面示意图；
[0023]图12是本专利技术的一实施例的堆叠式封装件的剖面示意图；
[0024]图13A至图13L是本专利技术的一实施例的制造多芯片封装件的制造流程步骤的剖面示意图；
[0025]图14A至图14O是本专利技术的一实施例的制造多芯片封装件800的制造流程步骤的剖面示意图；
[0026]图15A至图15N是本专利技术的一实施例的制造多芯片封装件900的制造流程步骤的剖面示意图；
[0027]图16是本专利技术的一实施例的堆叠式封装件的剖面示意图；
[0028]图17是本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多芯片封装件，其特征在于，包括：重配置线路结构；第一半导体芯片，具有第一主动面及与所述第一主动面相对的第一背面，所述第一主动面上配置有第一导电柱，所述第一半导体芯片配置在所述重配置线路结构上，且所述第一背面面向所述重配置线路结构；第二半导体芯片，配置在所述第一半导体芯片上方且具有第二主动面，所述第二主动面上配置有第一导体，所述第一导体在与所述第二主动面垂直的方向上与所述第一半导体芯片交叠；以及第一包封体，配置于所述重配置线路结构上且至少包封所述第一半导体芯片，其中所述第一导电柱与所述第一导体彼此对准并接合以电连接所述第一半导体芯片与所述第二半导体芯片。2.根据权利要求1所述的多芯片封装件，还包括第二导电柱，贯穿所述第一包封体，且其中所述第二半导体芯片的所述第二主动面上还配置有第二导体，所述第二导体在与所述第二主动面垂直的方向上不与所述第一半导体芯片交叠，且所述第二导电柱与所述第二导体接合以电连接所述第二半导体芯片与所述重配置线路结构。3.根据权利要求1所述的多芯片封装件，还包括：第二包封体，配置于所述第一包封体上且包封所述第二半导体芯片的至少部分。4.根据权利要求3所述的多芯片封装件，还包括：底胶，配置于所述第一半导体芯片与所述第二包封体之间且包封所述第一导电柱，其中所述底胶具有与所述第一半导体芯片接触的第一表面以及与所述第一表面相对的第二表面，所述第一表面的宽度小于所述第二表面的宽度。5.根据权利要求3所述的多芯片封装件，还包括：底胶，配置于所述第二半导体芯片与所述第一包封体之间且包封所述第一导体与所述第二导体，其中所述底胶具有与所述第二半导体芯片接触的第一表面以及与所述第一表面相对的第二表面，所述第一表面的宽度小于所述第二表面的宽度。6.根据权利要求5所述的多芯片封装件，其中所述第二半导体芯片包括多个第二半导体芯片，所述多个第二半导体芯片彼此并排地配置在所述第一包封体上，且其中所述第二包封体包括与所述第一包封体直接接触的第一部分以及与通过所述底胶与所述第一包封体间隔开的第二部分。7.根据权利要求1所述的多芯片封装件，其中所述第二半导体芯片包括CMOS图像传感器芯片。8.根据权利要求1所述的多芯片封装件，其中所述第一导电柱与所述第一导体之间的接合面为无焊料接合面。9.根据权利要求1所述的多芯片封装件，其中所述第一导电柱与所述第一导体通过熔点低于200℃的接合金属接合。10.根据权利要求1所述的多芯片封装件，其中所述第一包封体与第二包封体的侧壁与所述重配置线路结构的侧壁对准。11.根据权利要求1所述的多芯片封装件，其中所述第一半导体芯片具有电连接至所述
重配置线路结构的导电穿孔结构。12.一种多芯片封装件，其特征在于，包括：第一重配置线路结构；多个下部半导体芯片，所述多个下部半导体芯片分别具有第一主动面及与所述第一主动面相对的第一背面，所述第一主动面上配置有第一导体，所述多个下部半导体芯片并排地配置在所述第一重配置线路结构上，且所述第一背面面向所述第一重配置线路结构；上部半导体芯片，具有配置有第一导电柱的第二主动面，所述上部半导体芯片配置在所述多个下部半导体芯片上方，且所述上部半导体芯片的所述第一导电柱与所述多个下部半导体芯片的所述第一导体对准且接合，其中所述第一导体在与所述第二主动面垂直的方向上与所述上部半导体芯片交叠；第一包封体，配置于所述第一重配置线路结构上且包封所述多个下部半导体芯片的至少部分；以及第二包封体，配置于所述第一包封体上且包封所述上部半导体芯片。13.根据权利要求12所述的多芯片封装件，还包括：第二重配置线路结构，配置于所述第二包封体上方；及第二导电柱，贯穿所述第二包封体，且其中所述多个下部半导体芯片的主动面上还配置有第二导体，所述第二导体在与所述第二主动面垂直的方向上不与所述上部半导体芯片交叠，且所述第二重配置线路结构与所述多个下部半导体芯片经由所述第二导电柱与所述第二导体电连接。14.根据权利要求13所述的多芯片封装件，还包括：第三导电柱，贯穿所述第一包封体与所述第二包封体且电连接所述第一重配置线路结构与所述第二重配置线路结构。15.根据权利要求13所述的多芯片封装件，其中所述上部半导体芯片具有电连接至所述第二重配置线路结构的导电穿孔结构。16.根据权利要求12所述的多芯片封装件，还包括：底胶，配置于所述第一包封体与所述上部半导体芯片之间且包封所述第一导电柱，其中所述底胶具有与所述上部半导体芯片接触的第一表面以及与所述第一表面相对的第二表面，所述第一表面的宽度小于所述第二表面的宽度。17.根据权利要求12所述的多芯片封装件，其中所述第一导电柱与所述第一导体之间的接合面为无焊料接合面。18.根据权利要求12所述的多芯片封装件，其中所述第一包封体的侧壁、所述第二包封体的侧壁以及所述第一重配置线路结构的侧壁对准。19.一种制造多芯片封装件的方法，包括：在重配置线路结构上设置第一半导体芯片使得所述第一半导体芯片的第一主动面与所述第一半导体芯片的紧邻所述重配置线路结构的表面相对，所述第一半导体芯片的第一主动面上配置有第一导电柱；在所述重配置线路结构上设置第一包封体以包封所述第一半导体芯片；移除部分第一包封体以使所述第一导电柱自所述第一包封体暴露出来；以及
在所述第一半导体芯片上方设...

【专利技术属性】
技术研发人员：林育民，林昂樱，吴昇财，陈昭蓉，倪梓瑄，黄馨仪，罗元听，
申请(专利权)人：财团法人工业技术研究院，
类型：发明
国别省市：