存储器制造技术

一种存储器包括：第一数据总线；第二数据总线；以及多个存储体组。存储体组在存储体组的读取操作期间通过交替使用第一数据总线和第二数据总线来输出读取数据。第二数据总线来输出读取数据。第二数据总线来输出读取数据。

【技术实现步骤摘要】
存储器
[0001]相关申请的交叉引用
[0002]本申请要求于2019年10月10日提交的韩国第10-2019-0125044号专利申请的优先权，其整体内容通过引用合并于此。


[0003]本公开的实施方式总体上涉及存储器和存储系统。

技术介绍

[0004]随着半导体存储器技术迅速发展，半导体装置的封装技术还需要高集成度和高性能。因此，针对其中多个集成电路芯片被竖直层叠的三维结构，而非其中使用导线或焊点将集成电路芯片平面设置在印刷电路板(PCB)上的二维结构，已开发各种技术。
[0005]这种三维结构可以通过其中多个存储器芯片竖直层叠的层叠存储器件来实现。在竖直方向上层叠的存储器芯片通过硅通孔(TSV)彼此电连接，以及安装在半导体封装基板上。

技术实现思路

[0006]根据一个实施方式，一种存储器可以包括：第一数据总线；第二数据总线；以及第一块至第四存储体组，每个存储体组包括一个或更多个存储体，其中第一至第四存储体组基于奇数序号的读取命令而在读取操作期间向第一数据总线传输读取数据，以及基于偶数序号的读取命令而在读取操作期间向第二数据总线传输读取数据。
[0007]根据一个实施方式，一种存储器可以包括：多个存储体组，每个存储体组包括多个存储体；第一数据总线；以及第二数据总线，其中存储体组通过在存储体组的读取操作期间交替使用第一数据总线和第二数据总线来输出读取数据。
附图说明
[0008]图1是示出包括高带宽存储器(HBM)的存储系统的框图。
[0009]图2是示出根据一个实施方式的高带宽存储器的核心裸片的框图。
[0010]图3是示出图2的总线控制电路的框图。
[0011]图4是示出图2的传输信号生成电路的框图。
[0012]图5是示出图2的并串转换电路的框图。
[0013]图6示出了图2的核心裸片的整体操作的示例。
具体实施方式
[0014]下文将参照附图描述实施方式的示例。然而，实施方式可以以不同的形式实施，并且不应被解释为限于这里阐述的实施方式。相反，这些实施方式被提供使得本公开将是充分的和完整的，并且将向本领域技术人员传达本公开的范围。在本公开通篇中，相同的附图
标记在本公开的各个附图和实施方式中表示相同的部件。
[0015]图1是示出包括高带宽存储器(HBM)的存储系统的框图。在一个实施方式中，半导体装置可以包括存储系统100。
[0016]参照图1，存储系统100可以包括高带宽存储器110、处理器120、插入器130和封装基板140。
[0017]插入器130可以形成在封装基板140上，并且高带宽存储器110和处理器120可以形成在插入器130上。
[0018]处理器120可以包括存储器控制器121和与存储器控制器121对接的物理层(PHY)接口122。存储器控制器121可以使用PHY接口122来与高带宽存储器110通信。处理器120可以是诸如图形处理单元(GPU)、中央处理单元(CPU)和应用处理器(AP)的各种处理器中的一个。
[0019]高带宽存储器110可以包括逻辑裸片111和层叠在逻辑裸片111上的核心裸片112至115。核心裸片112至115中的每个可以包括用于存储数据的单元阵列和用于将数据写入到单元阵列中和从单元阵列读取数据的电路。逻辑裸片111可以包括用于核心裸片112至115和逻辑裸片111之间的对接的电路以及用于逻辑裸片111和存储器控制器121之间的对接的电路。逻辑裸片111还可以被称为基底裸片。多个硅通孔TSV可以形成在层叠的核心裸片112至115之间，并且因此可以在核心裸片112至115和逻辑裸片111之间传输命令、地址和数据。
[0020]逻辑裸片111的PHY接口116可以是用于逻辑裸片111和存储器控制器121之间的通信的接口，并且直接访问(DA)接口117可以是用于测试高带宽存储器110的接口。PHY接口116可以通过微焊点耦接到插入器130，并且插入器130内部的导线可以电连接逻辑裸片111和PHY接口116和存储器控制器121的PHY接口122。换言之，PHY接口116和122可以通过插入器130电连接用于通信。PHY接口116可以经由1000个或更多个微焊点耦接到插入器130。微焊点的物理数目如此之大，使得实际上极为难于通过PHY接口116测试高带宽存储器110。出于该原因，DA接口117可用于高带宽存储器110的测试，DA接口117通过使用物理尺寸相对大并且数目少于微焊点的数目的直接访问焊盘来执行对接。
[0021]封装基板140可以包括用于向高带宽存储器110和处理器120提供电力的焊球和用于处理器120与外部(例如，图形卡上的其他芯片)通信的焊球。封装基板140可以耦接到例如图形卡。
[0022]在高带宽存储器110的核心裸片112至115中包括许多存储体组。当提供与核心裸片112至115中的存储体组一样多的数据总线时，存在用于数据总线的面积变得过大的问题。因此，需要开发用于高效地使用数据总线的技术。
[0023]实施方式可以涉及用于高效地使用存储器中的数据总线的技术。
[0024]图2是示出根据一个实施方式的高带宽存储器的核心裸片200的框图。
[0025]参照图2，核心裸片200可以包括存储体组BGA、BGB、BGC和BGD、第一数据总线GIO_L、第二数据总线GIO_H、总线控制电路210、并串转换电路220和传输信号生成电路230。
[0026]第一存储体组BGA、第二存储体组BGB、第三存储体组BGC和第四存储体组BGD中的每个可以包括多个存储体。例如，存储体组BGA至BGD中的每个中可以包括四个存储体。每个存储体可以包括用于存储数据的多个存储单元。
[0027]在一个读取操作中，可以在第一至第四存储体组BGA至BGD中的一个存储体组中执行读取操作。第一存储体组读取信号CASPRD_BGA、第二存储体组读取信号CASPRD_BGB、第三存储体组读取信号CASPRD_BGC和第四存储体组读取信号CASPRD_BGD可以是引导相应的存储体组执行读取操作的信号。例如，当第二存储体组读取信号CASPRD_BGB被激活时，可以响应激活的第二存储体组读取信号CASPRD_BGB执行第二存储体组BGB的读取操作。当第四存储体组读取信号CASPRD_BGD被激活时，可以响应激活的第四存储体组读取信号CASPRD_BGD执行第四存储体组BGD的读取操作。第一存储体组引脚选通信号PINST_BGA、第二存储体组引脚选通信号PINST_BGB、第三存储体组引脚选通信号PINST_BGC和第四存储体组引脚选通信号PINST_BGD可以是在从相应的存储体组输出读取数据时被激活的信号。例如，在从第一存储体组BGA输出读取数据DATA_BGA的时刻，第一存储体组BGA可以激活第一存储体组引脚选通信号PINST_BGA。在从第三存储体组BGC输出读取数据DATA_BGC的时刻，第三存储体本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器，包括：第一数据总线；第二数据总线；以及第一存储体组、第二存储体组、第三存储体组和第四存储体组，每个存储体组包括一个或更多个存储体，其中，所述第一存储体组至所述第四存储体组基于奇数序号的读取命令而在读取操作期间向所述第一数据总线传输读取数据，以及基于偶数序号的读取命令而在读取操作期间向所述第二数据总线传输读取数据。2.如权利要求1所述的存储器，还包括：总线控制电路，被配置用于控制所述第一存储体组至所述第四存储体组与所述第一数据总线和所述第二数据总线之间的耦接。3.如权利要求2所述的存储器，还包括：并串转换电路，被配置用于对传输到所述第一数据总线和所述第二数据总线的读取数据执行并串转换。4.如权利要求2所述的存储器，其中，所述总线控制电路包括：第一传输单元，被配置用于响应于第一传输信号将所述第一存储体组的读取数据传输到所述第一数据总线；第二传输单元，被配置用于响应于第二传输信号将所述第一存储体组的读取数据传输到所述第二数据总线；第三传输单元，被配置用于响应于第三传输信号将所述第二存储体组的读取数据传输到所述第一数据总线；第四传输单元，被配置用于响应于第四传输信号将所述第二存储体组的读取数据传输到所述第二数据总线；第五传输单元，被配置用于响应于第五传输信号将所述第三存储体组的读取数据传输到所述第一数据总线；第六传输单元，被配置用于响应于第六传输信号将所述第三存储体组的读取数据传输到所述第二数据总线；第七传输单元，被配置用于响应于第七传输信号将所述第四存储体组的读取数据传输到所述第一数据总线；以及第八传输单元，被配置用于响应于第八传输信号将所述第四存储体组的读取数据传输到所述第二数据总线。5.如权利要求4所述的存储器，还包括：传输信号生成电路，被配置用于：基于第一存储体组读取信号至第四存储体组读取信号和第一存储体组引脚选通信号至第四存储体组引脚选通信号而生成所述第一传输信号至所述第八传输信号。6.如权利要求5所述的存储器，其中，所述传输信号生成电路包括：第一脉冲信号生成单元至第四脉冲信号生成单元，被配置用于生成第一脉冲信号至第四脉冲信号，所述第一脉冲信号至所述第四脉冲信号在所述第一存储体组读取信号至所述第四存储体组读取信号被激活时被激活；
预排序信号生成单元，被配置用于生成预排序信号，所述预排序信号具有每当所述第一脉冲信号至所述第四脉冲信号中的一个或更多个脉冲信号被激活时而被改变的逻辑电平；第一排序信号生成单元，被配置用于生成第一排序信号，所述第一排序信号的逻辑电平与所述第一脉冲信号被激活时的所述预排序信号的逻辑电平相同；第二排序信号生成单元，被配置用于生成第二排序信号，所述第二排序信号具有与第二脉冲信号被激活时的所述预排序信号相同的逻辑电平；第三排序信号生成单元，被配置用于生成第三排序信号，所述第三排序信号具有与第三脉冲信号被激活时的所述预排序信号相同的逻辑电平；第四排序信号生成单元，被配置用于生成第四排序信号，所述第四排序信号具有与所述第四脉冲信号被激活时的所述预排序信号相同的逻辑电平；第一延迟单元至第四延迟单元，被配置用于通过使所述第一排序...

【专利技术属性】
技术研发人员：李东郁，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：