一种小芯片间、芯片间、小芯片与芯片间的数据传输方法技术

本发明专利技术公开了一种小芯片间、芯片间、小芯片与芯片间的数据传输方法，在包含多个小芯片的系统中进行数据传输，其中第一个小芯片可以通过多个数据传输界面分别传送到另外的多个小芯片；根据目标小芯片的信息，选择所述多个数据传输界面中的具体界面，将数据信息传送到目标小芯片。本发明专利技术的架构设计可以达到性能上灵活的可扩充性，提供准确、且降低数据传递的延迟的数据传输方法。

【技术实现步骤摘要】
一种小芯片间、芯片间、小芯片与芯片间的数据传输方法
本专利技术公开了一种小芯片间、芯片间、小芯片与芯片间的数据传输方法，涉及芯片设计

技术介绍
目前市场采用的芯片设计技术主要是单一封装内只有单一晶元（die），例如NVIDIA前一代构架Pascal与目前最新构架图灵（Turing），其晶体管数（TransistorCount）从12个十亿，增长到18.6个十亿之多，增长了55%。而其晶元面积则是从471mm^2增长到了754mm^2，增长了60%，这比例还没有计算上先进制程微缩的效果。这表示有部分设计无法因为制程微缩带来优势，却要为这部分设计采用较昂贵的制程。另一方面由于单一晶元面积如此巨大，晶元制作过程中只要有一颗原子缺陷、或者出现一丝杂质，就会影响产品的良率。为了避免整个晶元因此而报废，势必要在晶元增加备份设计以及修复电路，这些都将造成晶元有效使用率大幅下降。传统的采用并行网络的拓扑结构（ParallelNetworksTopologies）设计的晶元、芯片如图1所示，常见的有：链式、环式、网格式等等。为了有效使用先进制程工艺带来的优点，采用单一芯片封装内搭载数个小芯片的构架，让每个小芯片能被控制在比较好的良率，进而简化备份设计以及修复电路的设计复杂度以及对应的硅面积代价。另一方面，对于无法在先进制程工艺，例如12纳米、7纳米制程，微缩带上得到优势的设计，例如模拟电路，则集中放在主流制程工艺，例如28纳米、22纳米制程，的小芯片上，以提升小芯片的性价比。而将界面类的功能放在这一类的小芯片上，也提升了芯片的灵活性。此外，针对不同的目标市场，还可以通过封装不同数目的小芯片达到性能上的可扩充性。而在单一芯片封装内搭载数个小芯片的构架，其中最重要的技术之一是数个小芯片间的数据传输技术。
技术实现思路
本专利技术所要解决的技术问题是：针对现有技术的缺陷，提供一种小芯片间、芯片间、小芯片与芯片间的数据传输方法,在单一芯片封装内搭载数个小芯片的架构，并可进一步扩展到海量芯片数目而达到性能上灵活的可扩充性（scalability）之下，提供准确、且降低数据传递的延迟的数据传输方法。本专利技术为解决上述技术问题采用以下技术方案：一种小芯片间、芯片间、小芯片与芯片间的数据传输方法，在包含多个小芯片的系统中进行数据传输，其中第一个小芯片可以通过多个数据传输界面分别传送到另外的多个小芯片；根据目标小芯片的信息，选择所述多个数据传输界面中的具体界面，将数据信息传送到目标小芯片。所述方法还包括，根据目前数据所在的小芯片本身的信息，选择所述多个数据传输界面中的具体界面，将数据信息传送到目标小芯片。作为进一步优选方案，所述多个数据传输界面里，至少包含两种不同种类的数据传输界面，包括一种数据传输界面是PCIe作为进一步优选方案，所述数据信息的传送方式包括，目标小芯片的信息是藉由目标小芯片ID取得；目前数据所在小芯片本身的信息是藉由目前数据所在小芯片本身的ID取得。作为进一步优选方案，所述数据信息的传送方式还包括，依据芯片ID信息选择所述多个数据传输界面中的具体界面，根据至少目标小芯片所在的芯片ID以及目前数据所在小芯片本身所在的芯片ID来决定。作为进一步优选方案，所述数据信息的传送方式还包括，依据芯片组ID信息选择所述多个数据传输界面中的具体界面，根据至少目标小芯片所在的芯片组ID以及目前数据所在小芯片本身所在的芯片组ID来决定。作为进一步优选方案，所述数据信息的传送方式还包括，依据芯片ID信息及芯片组ID信息选择所述多个数据传输界面中的具体界面，根据至少目标小芯片所在的芯片ID及芯片组ID以及目前数据所在小芯片本身所在的芯片ID及芯片组ID来决定。作为进一步优选方案，系统里包含多个芯片组互相传送数据，每个芯片组里有多个芯片，多个芯片间互相传送数据；每个芯片里有多个小芯片，多个小芯片间互相传送数据；芯片封装内的传送网络、芯片封装间的传送网络、芯片组间的传送网络，均呈现出递归网络的拓扑结构；至少根据目标小芯片的小芯片ID、芯片ID与芯片组ID，以及目前数据所在小芯片本身的小芯片ID、芯片ID与芯片组ID来决定选择所述多个数据传输界面中的具体界面进行数据传送。本专利技术采用以上技术方案与现有技术相比，具有以下技术效果：本专利技术的架构设计可以达到性能上灵活的可扩充性，提供准确、且降低数据传递的延迟的数据传输方法。附图说明图1是本专利技术的架构说明示意图。图2是本专利技术中芯片组ID、芯片ID和小芯片ID的位置顺序示意图。图3是本专利技术中，决定数据由当前所在小芯片传到何处的算法示意图。图4是本专利技术中，不同种类的数据传输界面说明示意图。具体实施方式下面详细描述本专利技术的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。下面结合附图对本专利技术的技术方案做进一步的详细说明：本专利技术的架构说明示意图如图1所示，显示了由最底层每4个小芯片封装在一个芯片里，每4个芯片组成第一层次芯片组。也可继续扩展，每4个第一层次的芯片组L0，可组成第二层次芯片组L1；每4个第二层次的芯片组L1，可组成第三层次芯片组L2，依此可类推到更多层次的芯片组。在同一个芯片里的4个小芯片，设定了他们的小芯片ID位置顺序如下：小芯片:00，01，10，11。在同一个第一层次的芯片组里的四颗芯片，设定了他们的芯片ID位置顺序如下：芯片:00，01，10，11。在同一个第二层次的芯片组L1里的第一层次的芯片组，设定了他们的芯片组ID位置顺序如下：芯片组L0:00，01，10，11。依此类推。芯片组ID、芯片ID、小芯片ID的顺序具有一至性的位置顺序，如图2所示。这样要寻址到某颗小芯片，就可以透过下面ID串接方式达到。{芯片组LnID}…{芯片组L1ID}{芯片组L0ID}{芯片ID}{小芯片ID}；为方便说明，下面的实施例以系统只有用到第一层次的芯片组L0，并且有4个芯片组L0，来说明。并且将芯片组L0简化表示为芯片组。这样要寻址到某颗小芯片，就可以透过图2所示的6个bit方式达到。{芯片组ID}{芯片ID}{小芯片ID}；而支持到芯片组Ln的状况，n>=1，就需要2n+6bits。下面结合图4，对本专利技术中不同种类的数据传输界面进行详细说明。图4（a）是同一颗芯片，一颗芯片有四颗小芯片，小芯片之间的连接线是一种小芯片-小芯片间的数据传输界面Bx。芯片之间的连接线是另一种数据传输界面Ax。Ax数据传输界面可以是标准界面，例如PCIe，USB等，以增加与host端连接的适配性。例如一个Ax可以是16-lanePCIeGen4，这样每个Ax就具有16x16=256G本文档来自技高网...

【技术保护点】
1.一种小芯片间、芯片间、小芯片与芯片间的数据传输方法，其特征在于：在包含多个小芯片的系统中进行数据传输，其中第一个小芯片可以通过多个数据传输界面分别传送到另外的多个小芯片；/n根据目标小芯片的信息，选择所述多个数据传输界面中的具体界面，将数据信息传送到目标小芯片。/n

【技术特征摘要】
1.一种小芯片间、芯片间、小芯片与芯片间的数据传输方法，其特征在于：在包含多个小芯片的系统中进行数据传输，其中第一个小芯片可以通过多个数据传输界面分别传送到另外的多个小芯片；
根据目标小芯片的信息，选择所述多个数据传输界面中的具体界面，将数据信息传送到目标小芯片。


2.如权利要求1所述的一种小芯片间、芯片间、小芯片与芯片间的数据传输方法，其特征在于：所述方法还包括，根据目前数据所在的小芯片本身的信息，选择所述多个数据传输界面中的具体界面，将数据信息传送到目标小芯片。


3.如权利要求2所述的一种小芯片间、芯片间、小芯片与芯片间的数据传输方法，其特征在于：所述数据信息的传送方式包括，目标小芯片的信息是藉由目标小芯片ID取得；目前数据所在小芯片本身的信息是藉由目前数据所在小芯片本身的ID取得。


4.如权利要求1所述的一种小芯片间、芯片间、小芯片与芯片间的数据传输方法，其特征在于：所述多个数据传输界面里，至少包含两种不同种类的数据传输界面。


5.如权利要求4所述的一种小芯片间、芯片间、小芯片与芯片间的数据传输方法，其特征在于：所述多个数据传输界面里包括一种数据传输界面是PCIe。


6.如权利要求3所述的一种小芯片间、芯片间、小芯片与芯片间的数据传输方法，其特征在于：所述数据信息的传送方式还包括，依据芯片ID信息选...

【专利技术属性】
技术研发人员：李坤傧，李致贤，
申请(专利权)人：南京蓝洋智能科技有限公司，
类型：发明
国别省市：江苏;32