一种高速FIFO存储器制造技术

一种高速FIFO存储器，包括外围电路和存储阵列；外围电路包括读/写计数器、空/满/半满标志产生电路、复位电路、扩展逻辑电路；存储阵列包括读/写预充电路、灵敏放大器，以及两个存储单元；读/写计数器用于生成读/写地址；空/满/半满标志产生电路用于标识FIFO存储器处于空状态、满状态、半满状态；复位电路用于FIFO存储器的初始化；扩展逻辑电路用于FIFO存储器的深度扩展和字扩展；读/写预充电路用于根据两个存储单元的最低位地址的电位，轮流对两个存储单元进行读/写数，未进行读/写数的存储阵列进行预充电；灵敏放大器用于减小数据在传输路径上的延迟时间。

【技术实现步骤摘要】
一种高速FIFO存储器
本专利技术涉及一种高速FIFO存储器，属于存储器

技术介绍
FIFO存储器用于缓存数据、时钟域隔离以及控制数据访问的顺序。FIFO存储器按照存储体分为ram型和寄存器型，按照读写时钟是否相同，分为同步FIFO存储器和异步FIFO存储器。ram型FIFO存储器容量大但是访问速度低，寄存器型FIFO存储器访问速度快但是容量小。随着电路规模的增加，存取速度和容量要求的增加，现有的FIFO存储器不能满足性能要求，提高访问速度和降低存储器功耗已经成为一项亟待解决的关键技术问题。
技术实现思路
本专利技术要解决的技术问题是：克服现有技术的不足，提供了一种高速FIFO存储器，包括外围电路和存储阵列；外围电路包括读/写计数器、空/满/半满标志产生电路、复位电路、扩展逻辑电路；存储阵列包括读/写预充电路、灵敏放大器，以及两个存储单元；读/写计数器用于生成读/写地址；空/满/半满标志产生电路用于标识FIFO存储器处于空状态、满状态、半满状态；复位电路用于FIFO存储器的初始化；扩展逻辑电路用于FIFO存储器的深度扩展和字扩展；读/写预充电路用于根据两个存储单元的最低位地址的电位，轮流对两个存储单元进行读/写数，未进行读/写数的存储阵列进行预充电；灵敏放大器用于减小数据在传输路径上的延迟时间。本专利技术目的通过以下技术方案予以实现：一种高速FIFO存储器，包括外围电路和存储阵列；外围电路包括读/写计数器、空/满/半满标志产生电路、复位电路、扩展逻辑电路；存储阵列包括读/写预充电路、灵敏放大器，以及两个存储单元；读/写计数器用于生成读/写地址；空/满/半满标志产生电路用于标识FIFO存储器处于空状态、满状态、半满状态；复位电路用于FIFO存储器的初始化；扩展逻辑电路用于FIFO存储器的深度扩展和字扩展；读/写预充电路用于根据两个存储单元的最低位地址的电位，轮流对两个存储单元进行读/写数，未进行读/写数的存储阵列进行预充电；灵敏放大器用于减小数据在传输路径上的延迟时间。上述高速FIFO存储器，优选的，存储阵列为双端口RAM阵列。上述高速FIFO存储器，优选的，当存储阵列的最低位地址的电位为1时，进行读数或写数，否则进行预充电。上述高速FIFO存储器，优选的，扩展逻辑电路的深度扩展方式为：将前一个FIFO存储器的扩展输出端XO连到后一个FIFO的扩展输入端XI，最后一个FIFO存储器的扩展输出端XO连到第一个FIFO的扩展输入端XI。上述高速FIFO存储器，优选的，第一次读数据不从存储阵列中读出。上述高速FIFO存储器，优选的，灵敏放大器采用带交叉耦合和差分放大器的二级放大结构。本专利技术相比于现有技术具有如下有益效果：(1)本专利技术在本周期的读写时只需要一个放电过程，所以读写速度提高一倍。同时在逻辑上采用了第一次读数据不从阵列读出，将读出速度彻底提高一倍。(2)本专利技术采用了带交叉耦合和差分放大器的二级放大结构来构建灵敏放大器，这样使电路具有抗干扰能力强、电压摆幅大、偏置电路简单和线性度高等优点。另外对行译码器电路采用在时钟的高电平即开始译码，在低电平有效的时候开始将行译码放过去(时钟为低电平有效)，从而提高了FIFO存储器的速度。(3)本专利技术在信号传输过程中加入缓冲器，减少信号的翻转时间，使得短路电流功耗下降，达到低功耗设计的目的。附图说明图1为FIFO存储器结构框图。图2为存储阵列结构图。图3为结果输出逻辑图。图4为半满情况示意图图5为复位逻辑图图6为存储单元图图7为读/写预充电路图图8为灵敏放大器逻辑图具体实施方式为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术一种高速FIFO存储器的两大部分外围电路和存储阵列，如图1所示。(1)考虑FIFO存储器顺序读取的特点，采用如图2所示的阵列结构。同时采用读写地址的最低位作为选择左右阵列的方式来进行译码。位线预充也采用读写地址的最低位的非来控制，这样存储器就可以按照如下方式工作：当左边阵列读数(或写数)时，右边阵列预充；当右边阵列读数(或写数)时，左边阵列预充。这样就可以将本来需要两个整周期的充电放电过程改造为上个周期预充和本周期读/写，即在本周期的读写时只需要一个放电过程，所以读写速度提高一倍。同时考虑到第一次读/写还需要一个完整的充放电过程，为解决该问题。在逻辑上采用了第一次读数据不从阵列读出，而从如图3所示的逻辑中滑出来，这样就可以将读出速度彻底提高一倍。从图3可以看出只有在空状态或重传的时候，数据才从黑线所示的逻辑中滑出，否则会从阵列中读取。由于重传时第一个数据也从该逻辑中锁存部分得到，所以第一个数据是否真正的写入存储器，并不影响读出和写入的速度。(2)另外为了提高FIFO存储器的速度，还采用了带交叉耦合和差分放大器的二级放大结构来构建灵敏放大器，这样使电路具有抗干扰能力强、电压摆幅大、偏置电路简单和线性度高等优点。同时由于行地址缓冲器和行译码器都有很大的扇出系数，它们是影响存储器工作速度的一个关键路径。改进行译码器电路和字线结构对改进存储器的工作速度有重要的作用。对行译码器电路采用在时钟的高电平即开始译码，在低电平有效的时候开始将行译码放过去(时钟为低电平有效)。从而提高了FIFO存储器的速度。(3)在行/列译码电路和读/写预充电路中采用CMOS静态逻辑设计方法。(4)在完成某个特定功能时，根据负载电容和电路延时的需要选择不同尺寸的电路来实现，这样会导致不同的功耗，因此合理的改变单元尺寸可以降低电路的功耗。如果某部分电路的负载电容较大，那么这部分电路应该使用较大尺寸的单元来实现，而它后端连接的电路应该使用小尺寸的单元实现。(5)当输入信号的跳变较缓时，将会导致它所驱动单元的p型网络和n型网络长时间处于同时导通状态，短路电流带来的功耗Pshort将会增加，如果在信号传输过程中加入缓冲器，减少信号的翻转时间，使得短路电流功耗下降，达到低功耗设计的目的。另外对部分输入通过接入加速P管，改变p型网络和n型网络长时间处于同时导通的状态，节省功耗和加快速度。下面在结构和实施方式上作进一步详细描述。1、读/写计数器读/写地址发生器是FIFO存储器结构中重要的部分。对于异步FIFO存储器而言，数据是由某一个时钟域的控制信号写入FIFO，而由另一个时钟域的控制信号将数据读出FIFO存储器。也就是说，读/写指针的变化动作是由不同的时钟产生的。因而需要设置两个指针——读指针和写指针，分别指示当前队头元素和队尾元素在向量空间中的位置。读地址产生模块根据读时钟和读有效信号产生递增的读地址，写地址产生模块根据写时钟和写有效信号产生递增的写地址。读/写地址产生主要由同步读/写计数器产生，其进位链由反极性的串行进位构成。2、空/满/半满标志产生电路对于异步FIFO存储器而言，数据是由某本文档来自技高网...

【技术保护点】
1.一种高速FIFO存储器，其特征在于，包括外围电路和存储阵列；外围电路包括读/写计数器、空/满/半满标志产生电路、复位电路、扩展逻辑电路；存储阵列包括读/写预充电路、灵敏放大器，以及两个存储单元；/n读/写计数器用于生成读/写地址；/n空/满/半满标志产生电路用于标识FIFO存储器处于空状态、满状态、半满状态；/n复位电路用于FIFO存储器的初始化；/n扩展逻辑电路用于FIFO存储器的深度扩展和字扩展；/n读/写预充电路用于根据两个存储单元的最低位地址的电位，轮流对两个存储单元进行读/写数，未进行读/写数的存储阵列进行预充电；/n灵敏放大器用于减小数据在传输路径上的延迟时间。/n

【技术特征摘要】
1.一种高速FIFO存储器，其特征在于，包括外围电路和存储阵列；外围电路包括读/写计数器、空/满/半满标志产生电路、复位电路、扩展逻辑电路；存储阵列包括读/写预充电路、灵敏放大器，以及两个存储单元；
读/写计数器用于生成读/写地址；
空/满/半满标志产生电路用于标识FIFO存储器处于空状态、满状态、半满状态；
复位电路用于FIFO存储器的初始化；
扩展逻辑电路用于FIFO存储器的深度扩展和字扩展；
读/写预充电路用于根据两个存储单元的最低位地址的电位，轮流对两个存储单元进行读/写数，未进行读/写数的存储阵列进行预充电；
灵敏放大器用于减小数据在传输路径上的延迟时间。


2.根据权利要求1所述的一种高速FIFO存储器，其特征在于，...

【专利技术属性】
技术研发人员：楚晓梅，陈雷，安印龙，谷艳，权晶，刘亚鹏，王兆辉，王佩，
申请(专利权)人：北京时代民芯科技有限公司，北京微电子技术研究所，
类型：发明
国别省市：北京;11