本发明专利技术公开了一种基于可扩展小芯片架构的超级异构计算方法，将相同或不同的功能模块，在分开的晶元上设计实现；并通过高速芯片互联链路实现小芯片间的互联互通以及协同工作；所述超级异构计算，具体为将一份计算任务由两个或多个计算模块来协同执行完成计算，所述计算模块分别设置于不同的小芯片上。本发明专利技术突破异构架构在SoC内的面积与生产良率等限制，以及伴随的性能及算力限制，利用小芯片的灵活可配置特性，能非常弹性的扩展异构计算的总体算力配置，通过成熟小芯片的复用，可以快速的配置推出符合市场需求的新产品。
【技术实现步骤摘要】
一种基于可扩展小芯片架构的超级异构计算方法
本专利技术公开了一种基于可扩展小芯片架构的超级异构计算方法，涉及芯片设计
技术介绍
目前市场采用的技术主要是集成芯片(SoC)架构，单一封装内只有单一晶元(die)，例如nVidia前一代架构Pascal与目前最新架构图灵(Turing)，其电晶体数(TransistorCount)从12个十亿，增长到18.6个十亿之多，增长了55％。而其晶元面积则是从471mm^2增长到了754mm^2，增长了60％，这比例还没有计算上先进制程微缩的效果。这表示有部分设计无法因为制程微缩带来优势，却要为这部分设计采用较昂贵的制程。另一方面由于单一晶元面积如此巨大，晶元制作过程中只要有一颗原子缺陷、或者出现一丝杂质，就会影响产品的良率，为了避免整个晶元因此而报废，势必要在晶元增加备份设计以及修复电路，这些都将造成晶元有效使用率大幅下降。为了增加算力以赶上与日俱增的计算需求，Nvidia的V100/A100等芯片甚至都已经分别达到了台积电在12nm/7nm下能生产的单一芯片的最大光罩尺寸，这表示以SoC架构来设计的方案已经无法满足行业发展需求，需要有突破性的方案来提供可扩展性算力的平台。为了有效使用先进制程工艺带来的优点，采用单一芯片(chip)封装内搭载数个小芯片的架构，让每个小芯片能被控制在比较好的良率，进而简化备份设计以及修复电路的设计复杂度以及对应的矽面积代价。另一方面，对于无法在先进制程工艺，例如12纳米、7纳米制程，微缩带上得到优势的设计，例如类比电路，则集中放在主流制程工艺，例如28纳米、22纳米制程，的小芯片上，以提升小芯片的性价比以。而将介面类的功能放在这一类的小芯片上，也提升了芯片的灵活性。此外，针对不同的目标市场，还可以透过封装不同数目的小芯片达到性能上的可扩充性(scalability)。异构架构是传统SoC上为了更有效的利用各个功能模块的特性来做协同运算，从而提高计算效率以及芯片使用率的一个方式，其架构如图1所示，特点是能根据不同阶段的计算需求，调动各种不同特性的计算模块来进行协同计算。功能模块通常有通用性最强的CPU，并行处理的GPU，数学计算优势的DSP，以及根据各式各样计算需求优化设计的ASIC等等。为了模块间的协同效率，会安排模块间有充足的通信带宽以及高速的通用内存以支持模块间的数据交互。然而受限于SoC面积与生产良率问题，异构计算的可扩展性极差。通过可扩展的小芯片架构设计，能将异构计算的配置由SoC内拓展到几个小芯片或者晶元上，根据不同的应用，还可以灵活配置不同功能模块数量以及小芯片数量，以设计满足市场需求的产品，并拥有快速产品化的特性。
技术实现思路
本专利技术所要解决的技术问题是：针对现有技术的缺陷，提供一种基于可扩展小芯片架构的超级异构计算方法，以可扩展小芯片(小芯片)架构来提供超级异构计算方法。本专利技术为解决上述技术问题采用以下技术方案：一种基于可扩展小芯片架构的超级异构计算方法，将相同或不同的功能模块，在分开的晶元上设计实现；并通过高速芯片互联链路实现小芯片间的互联互通以及协同工作；所述超级异构计算，具体为将一份计算任务由两个或多个计算模块来协同执行完成计算，所述计算模块分别设置于不同的小芯片上。作为进一步优选方案，所述可扩展的小芯片架构，具体为根据实际应用场景需求，增加小芯片的数量或者小芯片内功能模块的数量，不受SoC的芯片尺寸及生产限制。作为进一步优选方案，所述功能模块为逻辑电路、模拟电路或者內存电路。所述计算模块为计算单元，所述计算单元为CPU、GPU、DSP、或者ASIC。作为进一步优选方案，所述在分开的晶元上设计实现，其中分开的晶元数量为两颗或两颗以上。作为进一步优选方案，高速芯片互联链路要求带宽大于设定的阈值、时延小于设定的阈值，且功耗小于设定的阈值。所述带宽、时延和功耗的参数设定阈值的选取，是将若干分开的小芯片改以集成芯片的方式实现时，将小芯片对应的功能模块间互相传输状态与集成芯片内一般的总线连接实现状态进行对比得出。作为进一步优选方案，在两个小芯片之间，设置一组或者一组以上的高速芯片互联链路。所述高速芯片互联链路为并行链路或串行链路。本专利技术采用以上技术方案与现有技术相比，具有以下技术效果：本专利技术突破异构架构在SoC内的面积与生产良率等限制，以及伴随的性能及算力限制，利用小芯片的灵活可配置特性，能非常弹性的扩展异构计算的总体算力配置，通过成熟小芯片的复用，可以快速的配置推出符合市场需求的新产品。附图说明图1是传统的SoC架构的芯片设计。图2是以小芯片来取代传统SoC，实现小芯片间的异构计算的架构示意图。图3是以小芯片复用来快速实现超级异构计算的重新配置的架构示意图。具体实施方式下面详细描述本专利技术的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。下面结合附图对本专利技术的技术方案做进一步的详细说明：在做小芯片的实现时，根据功能模块的划分以及产品的规划，可以分成两颗或多颗以上的小芯片来实现。Chiplet间以高速链接对接，实现小芯片间的高速互联互通，能支持小芯片间的任务分工与合作，以分布式计算的特性，达到可根据应用需求调节小芯片个数与拓扑结构设计的安排，弹性的扩展方案算力。本专利技术所公开的一种基于可扩展小芯片架构的超级异构计算方法，将相同或不同的功能模块，在分开的晶元上设计实现；并通过高速芯片互联链路实现小芯片间的互联互通以及协同工作；所述超级异构计算，具体为将一份计算任务由两个或多个计算模块来协同执行完成计算，所述计算模块分别设置于不同的小芯片上。以小芯片来实现的超级异构计算，能根据产品应用需求，通过不同的拓扑结构配置最合适的小芯片架构。如图2所示，举出了两种例子：星状拓扑结构与点对点拓扑结构。右上方的星状拓扑结构主要是以Die3作为小芯片间的传输核心，所有小芯片间的信息交互都必须通过Die3。右下方的点对点拓扑结构是分布式的，每个小芯片都可以直接与其它的小芯片做信息交互。各种的拓扑结构都可以根据需求在各小芯片上增加需要增加的功能模块，也可以根据应用需求采用不同的拓扑结构来设计小芯片。图3举例了一种小芯片的复用方式，右边的小芯片架构设计中，保留复用了左边小芯片架构设计中的Die0及Die3，新增了Die4及Die5。在不同的市场应用需求下，保留可复用的Die0及Die3，能减少研发投入成本，降低研发风险，并缩短产品量产时间。能高效快速的改变配置并降低量产成本与风险，是通过小芯片实现超级异构计算的重要优点。本专利技术所公开的方案，在具体实施的重点如下：根据市场及产品的功能规划，可以将异构计算架构里的功能模块分布在不同的小芯片上实现。每一颗小芯片内的功能模块可以配置是一种或多种，单一功能模块可本文档来自技高网...
【技术保护点】
1.一种基于可扩展小芯片架构的超级异构计算方法，其特征在于：/n将相同或不同的功能模块，在分开的晶元上设计实现；/n并通过高速芯片互联链路实现小芯片间的互联互通以及协同工作；/n所述超级异构计算，具体为将一份计算任务由两个或多个计算模块来协同执行完成计算，所述计算模块分别设置于不同的小芯片上。/n
【技术特征摘要】
1.一种基于可扩展小芯片架构的超级异构计算方法，其特征在于：
将相同或不同的功能模块，在分开的晶元上设计实现；
并通过高速芯片互联链路实现小芯片间的互联互通以及协同工作；
所述超级异构计算，具体为将一份计算任务由两个或多个计算模块来协同执行完成计算，所述计算模块分别设置于不同的小芯片上。
2.如权利要求1所述的一种基于可扩展小芯片架构的超级异构计算方法，其特征在于：所述可扩展的小芯片架构，具体为根据实际应用场景需求，增加小芯片的数量或者小芯片内功能模块的数量，不受SoC的芯片尺寸及生产限制。
3.如权利要求1所述的一种基于可扩展小芯片架构的超级异构计算方法，其特征在于：所述功能模块为逻辑电路、模拟电路或者內存电路。
4.如权利要求1所述的一种基于可扩展小芯片架构的超级异构计算方法，其特征在于：所述计算模块为计算单元，所述计算单元为CPU、GPU、DSP、或者ASIC。
...
【专利技术属性】
技术研发人员：蔡宗宇，陈希恒，韦红芳，
申请(专利权)人：南京蓝洋智能科技有限公司，
类型：发明
国别省市：江苏;32
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