一种加速单元以及电子设备制造技术

本披露涉及一种加速单元、加速组件、加速装置以及电子设备。其中该加速单元可以包括在组合处理装置中，该组合处理装置还可以包括互联接口和其他处理装置。所述加速单元与其他处理装置进行交互，共同完成用户指定的计算操作。组合处理装置还可以包括存储装置，该存储装置分别与加速单元和其他处理装置连接，用于该加速单元和其他处理装置的数据服务。借助于本披露的内容，实现高速处理海量数据。

【技术实现步骤摘要】
一种加速单元以及电子设备
本披露一般地涉及处理器
更具体的，本披露涉及一种加速单元、加速组件、加速装置、电路板以及电子设备。
技术介绍
目前，随着人工智能(AI，ArtificialIntelligence)和机器学习(MachineLearning)的快速发展，未来对超高性能处理器的需求将越来越大，同时大数据时代对数据的处理提出更高的需求。高性能处理器及集群需要完成海量数据的实时处理，在规定的时间内完成复杂模型的训练和推理等。ASIC(ApplicationSpecificIntegratedCircuit)是专用加速芯片，可以用于训练深度神经网络。ASIC可以在更短的时间内完成工作，比非并行处理超级计算机使用的数据中心基础架构少得多。然而，面对海量的数据时，单个ASIC性能再强大也难免势单力薄，为了获得更强大的算力，常用的方案采用多个ASIC加速芯片。但是，对于多个ASIC互连构成的多卡网络而言，超高的数据吞吐量对于ASIC的数据传输带宽带来了重大的挑战。因此如何设计芯片之间的互联方案以提高整个系统的计算能力，达到高效处理海量数据，成为了构建高性能处理器集群的关键技术问题。
技术实现思路
为了解决上述技术问题，本披露提供了一种能够提高计算能力的加速单元、加速组件、加速装置、电路板以及电子设备。在一个方面，本披露提供一种加速单元，包括M个本单元加速卡，每个本单元加速卡包括内接端口，每个本单元加速卡通过内接端口与其他的本单元加速卡相连接，其中，M个本单元加速卡在逻辑上形成为L*N规模的加速卡矩阵，L和N为不小于2的整数。在又一个方面，本披露提供一种电子设备，包括如上所述的加速单元。本披露方案中，加速单元由多个加速卡组成，对于多个加速卡，每个加速卡通过该加速卡的内接端口与其他加速卡相连接，实现加速卡间的互连，这样的设置能够有效提高加速单元的计算能力，有利于提升处理海量数据的速度。并且，对于加速组件和加速装置，通过加速单元间的互联方式，可以使得整个系统的延时最小，能够最大限度的满足系统在处理海量数据的同时对实时性的要求，有利于提高整个系统的计算能力以及实现系统高速处理海量数据的目的。附图说明通过参考附图阅读下文的详细描述，本披露示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本披露的若干实施方式，并且相同或对应的标号表示相同或对应的部分，其中：图1a为披露一个实施方式中加速单元结构示意图图1b、图2、图3、图4以及图5a-图5c为本披露实施例的加速单元的多个结构示意图；图6-图11为本披露实施例的加速组件的多个结构示意图；图12a-图12c为加速组件表示成网络拓扑的示意图；图13为本披露实施例的包括多个加速单元的加速装置示意图；图14为一个实施例中加速装置对应的网络拓扑示意图；图15为另一个实施例中加速装置对应的网络拓扑示意图；图16-图20为本披露实施例的包括多个加速组件的加速装置的多个示意图；图21为又一种加速装置的网络拓扑示意图；图22为基于加速装置无线扩展的矩阵网络拓扑示意图；图23为本披露又一个实施例中加速装置示意图；图24为又一种加速装置的网络拓扑示意图；图25为又一种加速装置的网络拓扑示意图；图26为本披露一个实施例中组合装置结构示意图；图27为本披露一个实施例中电路板的结构示意图。具体实施方式下面将结合本披露实施例中的附图，对本披露实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本披露一部分实施例，而不是全部的实施例。基于本披露中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本披露保护的范围。下面将结合附图来详细描述本披露的多个实施例。图1a为披露一个实施方式中加速单元结构示意图。根据本披露的一个实施方式，提供一种加速单元，包括M个本单元加速卡，每个本单元加速卡包括内接端口，每个本单元加速卡通过内接端口与其他的本单元加速卡相连接，其中，M个本单元加速卡在逻辑上形成为L*N规模的加速卡矩阵，L和N为不小于2的整数。如图1a所示，可以通过多个加速卡来形成加速卡矩阵，加速卡之间互相连接，从而能够进行数据或指令的传递和通信。例如加速卡MC00至MC0N形成了加速卡矩阵的第0行，加速卡MC10至MC1N形成了加速卡矩阵的第1行，以此类推，加速卡MCL0至MCLN形成了加速卡矩阵的第L行。需要理解的是，为了方便上下文的理解，将处于同一个加速单元中的加速卡称为“本单元加速卡”，而将其他加速单元中的加速卡称为“外单元加速卡”。这样的称呼仅仅在于方便描述，而对本披露的技术方案不形成限制。每个加速卡可以有多个端口，这些端口可以与本单元加速卡进行连接，也可以与外单元加速卡进行连接。在本披露中，本单元加速卡之间的连接端口可以称为内接端口，而本单元加速卡与外单元加速卡之间的连接端口可以称为外接端口。需要理解的是，外接端口和内接端口仅仅是为了方便进行描述，二者可以采用相同的端口。这将在下文中进行描述。需要理解的是，M可以是任何整数，可以将M个加速卡形成1*M或者M*1的矩阵，也可以将M个矩阵形成为其他类型的矩阵。本披露的加速单元并不限定具体的矩阵大小和形式。更进一步地，加速卡之间，例如本单元加速卡之间，本单元加速卡与外单元加速卡之间，可以通过单条或者多条通信路径来连接。这将在后文中进行详细描述。还需要理解的是，在本披露的上下文中，尽管均以矩形网络来描述多个加速卡之间的位置，但实际上，所形成的矩阵在物理空间排列上并不必然是矩阵形态，而是可以处于任何位置，例如多个加速卡可以形成一条直线或者多个加速卡可以不规则排列。上述的矩阵仅仅是逻辑上而言的，只要加速卡之间的连接形成矩阵关系即可。根据本公开的一个实施方式，M可以为4，由此，4个本单元加速卡可以在逻辑上形成为2*2的加速卡矩阵；M可以为9，由此9个本单元加速卡可以在逻辑上形成为3*3的加速卡矩阵；M可以为16，由此16个本单元加速卡可以在逻辑上形成为4*4的加速卡矩阵。M也可以为6，由此6个本单元加速卡可以在逻辑上形成为2*3或3*2的加速卡矩阵；M还可以为8，由此8个本单元加速卡可以在逻辑上形成为2*4或4*2的加速卡矩阵。根据本公开的一个实施方式，每个本单元加速卡与其他至少一个本单元加速卡通过两条路径来连接。在本披露所记载的拓扑结构中，两个本单元加速卡之间可以通过单条通信路径来连接，也可以通过多条(例如两条)路径来连接，只要端口的数量足够即可。通过多条通信路径来连接有利于保障加速卡之间通信的可靠性，这将在下文的示例中进行更加详细的解释和描述。根据本公开的一个实施方式，所述加速卡矩阵中处于四个角的对角本单元加速卡之间通过两条路径来连接。对于一个矩阵而言，优选地可以将处于矩阵对角的两对加速卡连接起来本文档来自技高网...

【技术保护点】
1.一种加速单元，其特征在于，包括M个本单元加速卡，每个本单元加速卡包括内接端口，每个本单元加速卡通过内接端口与其他的本单元加速卡相连接，其中，/nM个本单元加速卡在逻辑上形成为L*N规模的加速卡矩阵，L和N为不小于2的整数。/n

【技术特征摘要】
1.一种加速单元，其特征在于，包括M个本单元加速卡，每个本单元加速卡包括内接端口，每个本单元加速卡通过内接端口与其他的本单元加速卡相连接，其中，
M个本单元加速卡在逻辑上形成为L*N规模的加速卡矩阵，L和N为不小于2的整数。


2.根据权利要求1所述的加速单元，其特征在于，所述M个本单元加速卡在逻辑上形成为2*2、3*3或4*4的加速卡矩阵。


3.根据权利要求1所述的加速单元，其特征在于，每个本单元加速卡与其他至少一个本单元加速卡通过两条路径来连接。


4.根据权利要求1所述的加速单元，其特征在于，所述加速卡矩阵中处于四个角的对角本单元加速卡之间通过两条路径来连接。


5.根据权利要求1所述的加速单元，其特征在于，所述M个本单元加速卡中的至少一个包括外接端口。

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：中科寒武纪科技股份有限公司，
类型：新型
国别省市：北京;11