一种半导体器件及其制备方法技术

本发明专利技术提供半导体器件及其制备方法，该方法包括以下步骤：提供衬底，在衬底上形成第一介电层；刻蚀第一介电层，在第一介电层中形成与衬底的表面具有预定夹角的倾斜的沟槽；在第一介电层和沟槽的开口处快速沉积第二介电层以在沟槽的内部形成空气隙。由于在沟槽内形成了空气隙，由此增加了空气介质的占比，即增加了低k介质的占比，由此能够大大降低半导体器件的RC延迟，提高半导体器件的电信号传输速率，由此降低系统的功耗，改善半导体器件的使用环境，提高半导体器件的使用寿命。该空气隙的形成方式比传统工艺步骤简洁有效。

【技术实现步骤摘要】
一种半导体器件及其制备方法
本专利技术涉及集成电路制备
，具体涉及一种半导体器件及其制备方法。
技术介绍
随着半导体技术的发展，在半导体器件的制备工艺上不断出现各种类型的问题或挑战。尤其由于半导体器件的尺寸不断减小，出现的最显著的问题之一就是金属导线间的电容、层间电容和金属导线的电阻增大，导致金属布线RC(电阻-电容)延迟增加。尤其对于传感器、功率器件等，RC延迟增加不仅会降低器件的工作效率，还会使系统的功耗增加，系统长期处于高负荷和较高温度的工作环境下，会大大降低器件的使用寿命，甚至造成一定的安全隐患。目前降低金属布线RC延迟最常用的方法是选用低介电常数k的电介质作为金属互联层的绝缘层。为了得到尽可能低的介电常数k，通常通过提高气孔率的方式来实现，然而这样的方法在理论上仍然无法达到空气的介电常数k＝1.0的水平。在互联层中形成空气隙成为半导体器件例如CMOS器件的理想选择。而现有的形成空气隙的方法大多工艺繁琐、损耗原材料较多，工艺时间较长，生产效率较低。
技术实现思路
针对现有技术中形成空气隙的方法所存在的上述缺陷及不足，本专利技术提供一种半导体器件及其制备方法，所述制备方法通过倾斜等离子体流或者倾斜衬底刻蚀第一介电层形成倾斜的沟槽，并且在第一介电层和沟槽的开口处形成第二介电层以形成倾斜的空气隙。该方法工艺简单，原材料损耗较少，生产效率高。根据本专利技术的第一方面，本专利技术提供了一种半导体器件的制备方法，包括以下步骤：提供衬底，在所述衬底上形成第一介电层；刻蚀所述第一介电层，在所述第一介电层中形成与所述衬底的表面具有预定夹角的倾斜的沟槽；在所述第一介电层和所述沟槽的开口处通过快速沉积形成第二介电层以在所述沟槽的内部形成空气隙。可选地，在所述衬底上形成第一介电层之前还包括在所述衬底上形成刻蚀停止层，刻蚀所述第一介电层时至所述刻蚀停止层停止。可选地，在刻蚀所述第一介电层之前，还包括在所述第一介电层中形成金属互联层的步骤。可选地，通过以下方式刻蚀所述第一介电层：采用倾斜等离子体流刻蚀第一介电层，所述倾斜等离子体流与衬底表面之间具有第二预定夹角；或者倾斜所述衬底，采用垂直等离子体流刻蚀所述第一介电层，所述衬底与水平面之间具有所述第二预定夹角。可选地，所述倾斜等离子体流可以通过以下方式得到：采用倾斜等离子体流发生装置，产生与衬底表面具有所述第二预定夹角的所述倾斜等离子体流；或者采用垂直等离子体流发生装置，并在等离子发生装置中施加水平方向的外加电场，使得所述等离子发生装置产生的等离子流发生偏转，偏转后的倾斜等离子体流与所述衬底表面具有所述第二预定夹角。可选地，在所述等离子发生装置中施加的所述外加电场的电压介于0.3V～1000V。可选地，所述第二预定夹角介于0～90°。可选地，所述沟槽与所述衬底的水平表面之间的所述预定夹角介于10°～90°。可选地，所述沟槽在竖直方向延伸的深度介于其水平方向宽度介于在水平方向延伸的长度介于所述沟槽的宽度介于根据本专利技术的第二方面，本专利技术提供了一种半导体器件，包括：衬底，所述衬底包括第一介电层；形成在所述第一介电层中与所述衬底的表面具有预定夹角的倾斜的沟槽；形成在所述第一介电层上方及所述沟槽的开口处的第二介电层；其中，所述第二介电层和所述沟槽形成空气隙。可选地，所述第一介电层中还形成有金属互联层。可选地，所述衬底与所述第一介电层之间还具有刻蚀停止层。可选地，所述沟槽与所述衬底的表面之间的所述预定夹角介于10°～90°。可选地，所述沟槽在竖直方向延伸的深度介于在水平方向延伸的长度介于所述沟槽的宽度介于如上所述，本专利技术的半导体器件及其制备方法具有如下技术效果：本专利技术所述的制备方法通过直接刻蚀形成在衬底上的第一介电层，在第一介电层中形成倾斜的沟槽，然后在第一介电层上方及倾斜的沟槽的开口处快速沉积第二介电层，由此使倾斜的沟槽封口，并形成倾斜的空气隙。可以通过倾斜等离子体流刻蚀第一介电层或者倾斜衬底采用等离子体流刻蚀第一介电层形成倾斜的沟槽。该过程工艺简单，原材料损耗少，节约了制备成本，同时提高了生产效率。本专利技术的所述制备方法在沟槽中形成倾斜的空气隙，由此增加了空气介质的占比，即增加了低k介质的占比，由此能够大大降低半导体器件的RC延迟，提高半导体器件的电信号传输速率，由此降低系统的功耗，改善半导体器件的使用环境，提高半导体器件的使用寿命。本专利技术的方法通过在第一介电层上方和倾斜的沟槽的开口处快速沉积第二介电层形成空气隙，由于沟槽是倾斜的，因此在沉积第二介电层对沟槽进行封口形成空气隙时，能够提高封口的完整性，从而保证空气隙的结构的完整性及功能的可靠性。本专利技术的半导体器件通过上述方法制得，具有上述倾斜的空气隙，因此具有较低的RC延迟，性能更加优越。附图说明通过参考附图会更加清楚的理解本专利技术的特征和优点，附图是示意性的而不应理解为对本专利技术进行任何限制，在附图中：图1显示为本专利技术实施例一提供的半导体制备方法的流程图。图2显示为图1所示提供的衬底的结构示意图。图3显示为图1所示的在图2所示的第一介电层上方形成掩模层的结构示意图。图4显示为刻蚀图3所示的掩模层形成图形化的掩模层的结构示意图。图5显示为刻蚀第一介电层形成沟槽的结构示意图。图6显示为在沟槽开口处及第一介电层上方沉积第二介电层的结构示意图。图7显示为对图6所示的第二介电层进行平坦化的结构示意图。图8显示为实施例一所述方法中采用的产生倾斜等离子体流的等离子体刻蚀设备的结构示意。图9显示为实施例二提供的半导体制备方法中采用的产生倾斜等离子体流的等离子体刻蚀设备的结构示意。图10显示为实施例三提供的半导体制备方法中采用的产生倾斜等离子体流的等离子体刻蚀设备的结构示意。附图标记100衬底101第一介电层102蚀刻停止层103掩模层103′图形化的掩模层104沟槽105第二介电层105′平坦化的第二介电层200等离子体蚀刻设备201样品台202-1等离子发生腔室202-2等离子刻蚀腔室203倾斜的等离子流204偏置电源300等离子体蚀刻设备301样品台302-1等离子发生腔室302-2等离子刻蚀腔室303垂直的等离子流303′倾斜的等离子流304偏置发电机305外加电场400等离子体蚀刻设备401样品台402-1等离子发生腔室402-2等离子蚀刻腔室403垂直的等离子流404偏置发电机具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中本文档来自技高网...

【技术保护点】
1.一种半导体器件的制备方法，其特征在于，包括以下步骤：/n提供衬底，在所述衬底上形成第一介电层；/n刻蚀所述第一介电层，在所述第一介电层中形成与所述衬底的表面具有预定夹角的倾斜的沟槽；/n在所述第一介电层和所述沟槽的开口处通过快速沉积形成第二介电层以在所述沟槽的内部形成空气隙。/n

【技术特征摘要】
1.一种半导体器件的制备方法，其特征在于，包括以下步骤：
提供衬底，在所述衬底上形成第一介电层；
刻蚀所述第一介电层，在所述第一介电层中形成与所述衬底的表面具有预定夹角的倾斜的沟槽；
在所述第一介电层和所述沟槽的开口处通过快速沉积形成第二介电层以在所述沟槽的内部形成空气隙。


2.根据权利要求1所述的制备方法，其特征在于，在所述衬底上形成第一介电层之前还包括在所述衬底上形成刻蚀停止层，刻蚀所述第一介电层时至所述刻蚀停止层停止。


3.根据权利要求1所述的制备方法，其特征在于，在刻蚀所述第一介电层之前，还包括在所述第一介电层中形成金属互联层的步骤。


4.根据权利要求1所述的制备方法，其特征在于，通过以下方式刻蚀所述第一介电层：
采用倾斜等离子体流刻蚀第一介电层，所述倾斜等离子体流与衬底表面之间具有第二预定夹角；或者
倾斜所述衬底，采用垂直等离子体流刻蚀所述第一介电层，所述衬底与水平面之间具有所述第二预定夹角。


5.根据权利要求4所述的制备方法，其特征在于，所述倾斜等离子体流可以通过以下方式得到：
采用倾斜等离子体流发生装置，产生与衬底表面具有所述第二预定夹角的所述倾斜等离子体流；或者
采用垂直等离子体流发生装置，并在等离子发生装置中施加水平方向的外加电场，使得所述等离子发生装置产生的等离子流发生偏转，偏转后的倾斜等离子体流与所述衬底表面具有所述第二预定夹角。

【专利技术属性】
技术研发人员：刘一剑，
申请(专利权)人：芯恩青岛集成电路有限公司，
类型：发明
国别省市：山东;37