AXI总线结构及芯片系统技术方案

本发明专利技术提供了一种AXI总线结构及芯片系统。AXI总线结构包括：至少两个主功能单元组，每一所述主功能单元组包括至少两个主功能单元；至少两个第一路由单元，至少两个主功能单元组与所述至少两个第一路由单元一一对应，每一所述第一路由单元与对应所述主功能单元组的每主功能单元分别通过AXI总线连接；至少两个第二路由单元，每一第二路由单元与每一所述第一路由单元分别通过AXI总线连接；至少两个从功能单元组，每一从功能单元组包括至少两个第二从功能单元，所述至少两个从功能单元组与至少两个第二路由单元一一对应，每一第二路由单元与对应所述从功能单元组的每一所述从功能单元分别通过AXI总线连接。

【技术实现步骤摘要】
AXI总线结构及芯片系统
本申请涉及
芯片
，具体涉及一种AXI总线结构及芯片系统。
技术介绍
片上互联总线(NetworkOnChip)是指芯片内各系统或模块间连接关系，主要用于实现芯片内子系统或功能模块之间的数据交换。在AI处理芯片中，巨大的数据吞吐需求为片上互联总线设计带来了很多挑战。例如，多核NPU(NeuralnetworkProcessingUnit，神经网络处理器)中，多核之间的数据交互、与OCM(Onchipmemory，片上存储)数据交互的带宽需求巨大。为了支持高带宽，时钟频率高、总线位宽大成了AI处理器片上互联总线的基本特点。同时，多核也使得互联总线的线数量开始变得巨大，给芯片后端实现带来了严重的congestion(拥塞)问题。
技术实现思路
本申请实施例的目的在于提供一种AXI总线结构及芯片系统，可以减少互联的AXI总线的数量，可以消除芯片后端实现的拥塞问题。本申请实施例提供了一种AXI总线结构，包括：至少两个主功能单元组，每一所述主功能单元组包括至少两个主功能单元；至少两个第一路由单元，所述至少两个主功能单元组与所述至少两个第一路由单元一一对应，每一所述第一路由单元与对应所述主功能单元组的每一所述主功能单元分别通过AXI总线连接；至少两个第二路由单元，每一所述第二路由单元与每一所述第一路由单元分别通过AXI总线连接；至少两个从功能单元组，每一从功能单元组包括至少两个第二从功能单元，所述至少两个从功能单元组与所述至少两个第二路由单元一一对应，每一所述第二路由单元与对应所述从功能单元组的每一所述从功能单元分别通过AXI总线连接。可选地，在本申请实施例所述的AXI总线结构中，每一所述第一路由单元包括依次通过AXI总线连接的至少两个第一路由节点，每一所述第二路由单元包括通过AXI总线依次连接的至少两个第二路由节点；每一所述第二路由单元的至少两个第二路由节点与所述至少两个第一路由单元一一对应，每一所述第二路由节点与对应所述第一路由单元的一个第一路由节点通过AXI总线连接。可选地，在本申请实施例所述的AXI总线结构中，每一所述第一路由节点与至少一个所述第二路由节点连接。可选地，在本申请实施例所述的AXI总线结构中，所述第一路由单元的第一路由节点的数量与每一所述第二路由单元中的第二路由节点的数量不相同。可选地，在本申请实施例所述的AXI总线结构中，所述AXI总线包括写地址/数据通道、读地址通道、读数据通道及写应答通道；每一所述第一路由节点包括：位于写地址/数据通道上的第一下行子节点、位于读地址通道上的第二下行子节点、位于读数据通道上的第一上行子节点以及位于写应答通道上的第二上行子节点；在同一所述第一路由单元内，所述至少两个第一路由节点的第一下行子节点依次相连，所述至少两个第一路由节点的第二下行子节点依次相连接，所述至少两个第一路由节点的第一上行子节点依次相连，所述至少两个第一路由节点的第二上行子节点依次相连；所述第一下行子节点、第二下行子节点、所述第一上行子节点以及第二上行子节点的一端分别与对应的主功能单元连接，另一端与对应的第二路由节点连接。可选地，在本申请实施例所述的AXI总线结构中，每一所述第二路由节点包括：位于写地址/数据通道上的第三下行子节点、位于读地址通道上的第四下行子节点、位于读数据通道上的第三上行子节点以及位于写应答通道上的第四上行子节点；在同一所述第二路由单元内，所述至少两个第二路由节点的第三下行子节点依次相连，所述至少两个第二路由节点的第四下行子节点依次相连，所述至少两个第二路由节点的第三上行子节点依次相连，所述至少两个第二路由节点的第三下行子节点依次相连；所述第三下行子节点的输入端与第一下行子节点的输出端连接，所述第四下行子节点的输入端与第二下行子节点的输出端连接，所述第三上行子节点的一端与第一上行子节点的连接，所述第四上行子节点的另一端与第二上行子节点连接；所述第三下行子节点、第四下行子节点、第三上行子节点及第四上行子节点的另一端分别与对应从功能单元连接。可选地，在本申请实施例所述的AXI总线结构中，第一预设子节点包括主多路分配器以及主仲裁器；所述主多路分配器用于接入与其连接的其他节点发送的信息，并将所述信息发送给所述主仲裁器或者与其连接的另一其他节点；所述主仲裁器用于接收所述多路分配器发送的信息或者其他第一预设子节点发送的信息，并将所述信息输出给与其连接的其他节点；所述第一预设子节点的节点类型为：第一上行子节点、第一下行子节点、第二上行子节点、第二下行子节点、第三上行子节点、第三下行子节点、第四上行子节点或第四下行子节点，且所述第一预设子节点连接的同类第一预设子节点的数量为一个。可选地，在本申请实施例所述的AXI总线结构中，第二预设子节点包括主多路分配器、主仲裁器、旁路多路分配器以及旁路仲裁器；所述主多路分配器的用于接入与其连接的其他节点发送的信息，并将所述信息发送给所述主仲裁器、所述旁路仲裁器和/或与其连接的另一其他节点；所述主仲裁器用于接收所述多路分配器发送的信息、所述旁路多路分配器和/或其他子节点发送的信息，并将所述信息输出给与其连接的节点；所述旁路多路分配器用于接入与其连接的其他节点发送的信息，并将所述信息发送给所述主仲裁器或所述旁路仲裁器；所述旁路仲裁器用于接入所述主多路分配器以及所述旁路多路分配器发送的信息，并将所述信息发送给与其连接的其他节点；所述第二预设子节点的节点类型为：第一上行子节点、第一下行子节点、第二上行子节点、第二下行子节点、第三上行子节点、第三下行子节点、第四上行子节点或第四下行子节点，且所述第二预设子节点连接的同类第二预设子节点的数量为至少两个。可选地，在本申请实施例所述的AXI总线结构中，所述主功能单元包括为处理器、加速器、协处理器或者DMA控制器。可选地，在本申请实施例所述的AXI总线结构中，所述从功能单元组为存储器，所述从功能单元为所述存储器的一个存储单元。可选地，在本申请实施例所述的AXI总线结构中，不同的第一路由节点配置有不同数量的先入先出队列FIFO，且不同的第一路由节点上的先入先出队列FIFO的深度不同。可选地，在本申请实施例所述的AXI总线结构中，不同的第二路由节点配置有不同数量的先入先出队列FIFO，且不同的第二路由节点上的先入先出队列FIFO的深度不同。第二方面，本申请实施例还提供了一种芯片系统，包括上述任一项所述的AXI总线结构。由上可知，本申请实施例提供的AXI总线结构通过采用将多个主功能单元分为一组，将多个从功能单元分为一组，且一组的多个主功能单元共用一个由多个第一路由单元形成的路由网络来与多个第二路由单元形成的路由网络进行交互，进而实现对每一从功能单元的访问，可以减少互联的AXI总线的数量，可以消除芯片后端实现的拥塞问题。附图说明为了更清楚地说明本本文档来自技高网...

【技术保护点】
1.一种AXI总线结构，其特征在于，包括：/n至少两个主功能单元组，每一所述主功能单元组包括至少两个主功能单元；/n至少两个第一路由单元，所述至少两个主功能单元组与所述至少两个第一路由单元一一对应，每一所述第一路由单元与对应所述主功能单元组的每一所述主功能单元分别通过AXI总线连接；/n至少两个第二路由单元，每一所述第二路由单元与每一所述第一路由单元分别通过AXI总线连接；/n至少两个从功能单元组，每一从功能单元组包括至少两个第二从功能单元，所述至少两个从功能单元组与所述至少两个第二路由单元一一对应，每一所述第二路由单元与对应所述从功能单元组的每一所述从功能单元分别通过AXI总线连接。/n

【技术特征摘要】
1.一种AXI总线结构，其特征在于，包括：
至少两个主功能单元组，每一所述主功能单元组包括至少两个主功能单元；
至少两个第一路由单元，所述至少两个主功能单元组与所述至少两个第一路由单元一一对应，每一所述第一路由单元与对应所述主功能单元组的每一所述主功能单元分别通过AXI总线连接；
至少两个第二路由单元，每一所述第二路由单元与每一所述第一路由单元分别通过AXI总线连接；
至少两个从功能单元组，每一从功能单元组包括至少两个第二从功能单元，所述至少两个从功能单元组与所述至少两个第二路由单元一一对应，每一所述第二路由单元与对应所述从功能单元组的每一所述从功能单元分别通过AXI总线连接。


2.根据权利要求1所述的AXI总线结构，其特征在于，每一所述第一路由单元包括依次通过AXI总线连接的至少两个第一路由节点，每一所述第二路由单元包括通过AXI总线依次连接的至少两个第二路由节点；
每一所述第二路由单元的至少两个第二路由节点分别与所述至少两个第一路由单元一一对应，每一所述第二路由节点与对应所述第一路由单元的一个第一路由节点通过AXI总线连接。


3.根据权利要求2所述的AXI总线结构，其特征在于，每一所述第一路由节点与至少一个所述第二路由节点连接。


4.根据权利要求2所述的AXI总线结构，其特征在于，所述AXI总线包括写地址/数据通道、读地址通道、读数据通道及写应答通道；
每一所述第一路由节点包括：位于写地址/数据通道上的第一下行子节点、位于读地址通道上的第二下行子节点、位于读数据通道上的第一上行子节点以及位于写应答通道上的第二上行子节点；
在同一所述第一路由单元内，所述至少两个第一路由节点的第一下行子节点依次相连，所述至少两个第一路由节点的第二下行子节点依次相连接，所述至少两个第一路由节点的第一上行子节点依次相连，所述至少两个第一路由节点的第二上行子节点依次相连；
所述第一下行子节点、第二下行子节点、所述第一上行子节点以及第二上行子节点的一端分别与对应的主功能单元连接，另一端与对应的第二路由节点连接。


5.根据权利要求4所述的AXI总线结构，其特征在于，每一所述第二路由节点包括：位于写地址/数据通道上的第三下行子节点、位于读地址通道上的第四下行子节点、位于读数据通道上的第三上行子节点以及位于写应答通道上的第四上行子节点；
在同一所述第二路由单元内，所述至少两个第二路由节点的第三下行子节点依次相连，所述至少两个第二路由节点的第四下行子节点依次相连，所述至少两个第二路由节点的第三上行子节点依次相连，所述至少两个第二路由节点的第四上行子节点依次相连；
所述第三下行子节点的输入端与第一下行子节点的输出端连接，所述第四下行子节点的输入端与第二下行子节点的输出端连接...

【专利技术属性】
技术研发人员：窦雄，李毅，
申请(专利权)人：北京爱芯科技有限公司，
类型：发明
国别省市：北京;11