一种基于误差反馈式的噪声整形逐次逼近模数转换器制造技术

本发明专利技术公开了一种基于误差反馈式的噪声整形逐次逼近模数转换器。本发明专利技术由正端第一核心电路、正端第二核心电路、负端第一核心电路、负端第二核心电路、比较器、逻辑控制与寄存器模块组成。正端第一核心电路采样保存和反馈V

【技术实现步骤摘要】
一种基于误差反馈式的噪声整形逐次逼近模数转换器


[0001]本专利技术涉及一种模拟数字信号转换器(analog
‑
to
‑
digital converter,ADC)电路结构，适用于例如物联网、可穿戴设备以及生物传感器等要求高精度、低功耗的场合。

技术介绍

[0002]自然界中存在的信号大多数为模拟信号，例如声音、光线、温度和压力等，而计算机等电子设备处理、计算、传输、存储的多为数字信号。因此，需要一种将模拟信号转换为数字信号的模数转换器，模数转换器在电子设备中具有不可替代的重要作用。尤其随着物联网、可穿戴智能产品和人工智能等相关产业的高速发展，要求模数转换器朝着更高精度、更快速度和更低功耗的方向发展。传统的模数转换器可以分为四类：(1)快闪型模数转换器、(2)流水线型模数转换器、(3)逐次逼近型模数转换器和(4)增量
‑
累加型模数转换器。不同种类的模数转换器因为自身性能特点优势不同，所以应用的场合也不同。其中，逐次逼近型(successive approximation register,SAR)ADC电路主要由数字电路组成，具有功耗低、电路简单、对工艺演进兼容性好的特点，特别适合应用在低功耗、中等精度的器件设备。当有效位数低于10位时，能够获得能效品质因数(Walden FoM)<10fJ/conv.
‑
step。随着SAR ADC对模拟信号量化精度有效位数的提高，需要的电容阵列规模呈指数型增长，同时比较器噪声、热噪声等非理想噪声接近量化误差大小，逐次逼近型模数转换器的各项性能明显衰减，能效品质因数急剧上升，通常大于30fJ/conv.
‑
step，不适用在高精度的场合。应用于高精度模数转换场合的传统ADC主要是流水线型(pipeline)和增量
‑
累加型(∑
‑
Δ)ADC。它们的电路规模较大，含有运算放大器等模拟电路。这两类模数转换器的量化精度对模拟电路性能的依赖程度很高。随着半导体工艺演进晶体管特征尺寸缩小，设计出高增益宽摆幅的运算放大器难度变大，此外模拟电路产生的功耗远大于电路的其他数字模块，与集成电路和集成系统追求高性能低功耗的发展方向不符。
[0003]混合型模数转换器是在经典模数转换器发展基础上，揉合两种以上经典模数转换器的结构特点和工作原理，做到不同种类模数转换器性能取长补短集成到一个器件上的设计。SAR ADC是数字化程度最高、结构最简化、功耗最低的一种经典模数转换器，因此非常适合作为混合型模数转换器的基础结构，在此基础上开展混合型设计研究。例如：基于逐次逼近型的流水线型模数转换器、基于逐次逼近型的噪声整形模数转换器等。
[0004]噪声整形(noise
‑
shaping,NS)技术通过在ADC的闭环反馈环路中施加对噪声的环路滤波器，结合过采样技术可以大幅度地降低信号带宽内的噪声，提高ADC的精度。SAR ADC是一种闭环的ADC结构，SARADC电路中的数模转换电容阵列可以同时用做逐次比较和反馈回路，保证余量电压采样精度，具有实施噪声整形工作的天然优势。NS
‑
SARADC是一种SARADC和∑
‑
DADC的混合结构，将∑
‑
ΔADC的噪声整形技术应用到SARADC中。这种混合结构模数转换器可以保持高度数字化的电路结构，同时对信号带宽内的量化噪声、比较器噪声等非理想噪声进行整形，提高ADC信噪比，实现高精度量化。NS
‑
SARADC的基本工作原理是：1、对输入差分信号逐次逼近比较并保存每次比较结果量化数字电平；2、比较完成后输出量
化数字电平；3、对输入信号量化编码后的余量电压采样；4、对余量电压积分处理，并反馈至下一周期，参与量化编码。目前，对NS
‑
SAR ADC的设计主要有两种结构，分别是cascaded
‑
integrator
‑
feed
‑
forward(CIFF)结构和error
‑
feedback(EF)结构。CIFF结构的NS
‑
SARADC电路可以分为信号通路和余量反馈回路，信号通路指由电容阵列至比较器的信号通路，余量反馈通路是处理量化余量的若干条支路，通常由有源或无源积分器构成的环路滤波器实现。但是CIFF结构存在一定的缺陷，1、噪声整形效果对滤波器积分效率依赖强烈，提高积分效率的有效方法是增大采样电容或增大环路增益，增大采样电容造成电路面积变大，增大环路增益导致电路功耗变大；2、信号通路和反馈回路需要用多输入比较器实现信号加法，多输入比较器容易引起输入晶体管阈值电压失配和增大功耗的问题；3、高阶整形需要多个时间相位，导致工作周期拉长信号衰减严重。基于EF的NS
‑
SARADC电路结构更加简单，对噪声整形的效果也更加明显直接。基于EF的NS
‑
SARADC主要针对信号转换过程中的量化误差整形积分，设计多个延时单元实现一阶或多阶噪声整形。EFNS
‑
SARADC的环路滤波器同样可以采用有源或者无源积分器实现。无源EFNS
‑
SARADC的环路滤波器是利用开关电容电路的电荷分享原理，实现余量电压积分，这种方法的电路结构简单、功耗低，不过电荷分享是一种衰减化的积分方式工作效率有限，噪声整形能力比较弱；有源EFNS
‑
SARADC以运算放大器为基础设计环路滤波器，该方法能够有效降低输入参考噪声，提供很强的噪声整形能力。
[0005]NS
‑
SARADC抑制了信号带宽内非理想噪声的功率，缓解了非理想噪声对传统SARADC量化精度的影响，同时具有电路结构简单和数字化程度高的优点，受到研究者们的青睐，逐渐成为高精度应用领域的候选者。然而，目前NS
‑
SARADC技术仍存在各种各样的问题，主要表现在：噪声整形能力与电路功耗矛盾突出。整形能力强的NS
‑
SARADC一般静态功耗高，且电路包含一定有源模块，工艺兼容性不好；功耗低、电路简单的NS
‑
SARADC，虽然电路稳定，受工艺、电压、温度(process voltage temperature,PVT)波动影响较小，但是噪声整形能力弱，滤波环路中存在一定信号衰减的问题，导致整形效率较低，对提高量化精度效果不够明显。因此，设计开发出整形能力强、功耗低、PVT稳定性好的模数转换器是本领域技术人员的研究重点。

技术实现思路

[0006]本专利技术要解决的技术问题是：既解决传统NS
‑
SARADC量化精度受量化噪声、热噪声和比较器噪声等非理想因素限制，难以进一步得到更高量化精度的问题，又解决现有NS
‑
SARADC的噪声整形结构中存在的信号衰减问题，在不消耗过多功耗的前提下有效提高ADC量化精度。
[000本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于误差反馈式的噪声整形逐次逼近模数转换器，其特征在于基于误差反馈式的噪声整形逐次逼近模数转换器由正端第一核心电路、正端第二核心电路、负端第一核心电路、负端第二核心电路、比较器即COMP、逻辑控制与寄存器模块组成；正端第一核心电路对从外部接收的正端差分信号V
INP
进行采样保存和反馈处理，向比较器输出正端逐次逼近差分信号V
COM+
，向正端第二核心电路输出正端余量信号V
RES+
；正端第二核心电路从正端第一核心电路接收V
RES+
，对V
RES+
进行采样处理，在下一个量化周期对正端差分信号V
INP
反馈本周期V
RES+
，即在V
INP
上叠加V
RES+
；负端第一核心电路对从外部接收的负端差分信号V
INN
进行采样保存和反馈处理，向比较器输出负端逐次逼近差分信号V
COM
‑
，向负端第二核心电路输出负端余量信号V
RES
‑
；负端第二核心电路从负端第一核心电路接收V
RES
‑
，对V
RES
‑
进行采样处理，在下一个量化周期对负端差分信号V
INN
反馈本周期V
RES
‑
，即在V
INN
上叠加V
RES
‑
；比较器用于判断V
COM+
和V
COM
‑
的大小，并把判断结果传送给逻辑控制与寄存器模块；逻辑控制与寄存器模块根据从比较器接收的判断结果进行数字逻辑运算，向正端第一核心电路输出正端逐次逼近逻辑控制信号Ctrl
+
，向负端第一核心电路输出负端逐次逼近逻辑控制信号Ctrl
‑
，逻辑控制与寄存器模块保存从比较器接收的判断结果即量化结果，等待所有的量化结果都收到后统一输出量化结果D
OUT
；正端第一核心电路与比较器、正端第二核心电路、逻辑控制与寄存器模块相连；正端第一核心电路的输入端I
1+
从外部接收正端差分信号V
INP
，将V
INP
采样保存；正端第一核心电路输入端I
2+
连接逻辑控制与寄存器模块输出端O
2+
，从逻辑控制与寄存器模块接收正端逐次逼近逻辑控制信号Ctrl
+
；当Ctrl
+
有效时，正端第一核心电路对V
INP
进行反馈处理，生成正端逐次逼近差分信号V
COM+
，将V
COM+
从输出端O
1+
发送给比较器的正输入端，当Ctrl
+
复位时，正端第一核心电路生成正端余量信号V
RES+
，将V
RES+
从输出端O
1+
发送给正端第二核心电路；负端第一核心电路与比较器、负端第二核心电路、逻辑控制与寄存器模块相连，负端第一核心电路的输入端I1‑
从外部接收负端差分信号V
INN
，将V
INN
采样保存；负端第一核心电路输入端I2‑
连接逻辑控制与寄存器模块输出端O2‑
，从逻辑控制与寄存器模块接收负端逐次逼近逻辑控制信号Ctrl
‑
；当Ctrl
‑
有效时，负端第一核心电路对V
INN
进行反馈处理，生成负端逐次逼近差分信号V
COM
‑
，将V
COM
‑
从输出端O1‑
发送给比较器负输入端；当Ctrl
‑
复位时，负端第一核心电路生成负端余量信号V
RES
‑
，将V
RES
‑
从输出端O1‑
发送给负端第二核心电路；正端第二核心电路与正端第一核心电路、比较器相连；正端第二核心电路对从正端第一核心电路接收的V
RES+
进行采样处理，将V
RES+
保存，直到下一周期将V
RES+
反馈回V
INP
，即对V
INP
产生影响，使得V
COM+
＝V
INP
+V
RES+
，即初始的比较信号等于V
INP
加上上一周期正端余量信号V
RES+
；负端第二核心电路与负端第一核心电路、比较器相连；负端第二核心电路对从负端第一核心电路接收的V
RES
‑
进行采样处理，将V
RES
‑
保存，直到下一周期将V
RES
‑
反馈回V
INN
，使得V
COM
‑
＝V
INN
+V
RES
‑
，即初始的比较信号等于V
INN
加上上一周期负端余量信号V
RES
‑
；比较器与正端第一核心电路、正端第二核心电路、负端第一核心电路、负端第二核心电路、逻辑控制与寄存器模块相连；比较器的正输入端从正端第一核心电路接收V
COM+
，比较器的负输入端从负端第一核心电路接收V
COM
‑
；判断V
COM+
和V
COM
‑
信号大小；比较器的触发端从外部接收时序信号当为高电平时，比较器进行比较工作，若V
COM+
大于V
COM
‑
，比较器向逻辑控制与寄存器模块输出比
较结果1；若V
COM+
小于V
COM
‑
，比较器向逻辑控制与寄存器模块输出比较结果0；当为低电平时，比较器输出为高阻态；逻辑控制与寄存器模块和比较器、正端第一核心电路、负端第一核心电路相连；逻辑控制与寄存器模块根据从比较器接收的比较结果，对比较结果进行数字逻辑运算，生成正端逐次逼近逻辑控制信号Ctrl
+
和负端逐次逼近逻辑控制信号Ctrl
‑
；逻辑控制与寄存器模块输出端O
2+
将Ctrl
+
输出至正端第一核心电路，逻辑控制与寄存器模块输出端O2‑
将Ctrl
‑
输出至负端第一核心电路；逻辑控制与寄存器模块保存比较器逐次比较量化结果，等待所有量化结果完成后向外输出最终模数转换结果D
OUT
，即多次量化结果形成的量化数字码；正端第一核心电路由第一开关管M1、正端栅压自举开关单元、正端电容阵列和正端第三核心电路组成；第一开关管M1与正端栅压自举开关单元、正端电容阵列和正端第三核心电路相连；第一开关管M1源极从外部接收V
INP
；第一开关管M1漏极连接正端电容阵列和正端第三核心电路；第一开关管M1栅极连接正端栅压自举开关单元，在正端栅压自举开关单元的控制下开启和关闭；第一开关管M1开启时将V
INP
发送给正端电容阵列；正端栅压自举开关单元与第一开关管M1栅极连接，从外部接收时序控制信号当为高电平时，正端栅压自举开关控制第一开关管M1开启，第一开关管M1将V
INP
发送给正端电容阵列，由正端电容阵列上极板采样；当为低电平时，正端栅压自举开关单位控制第一开关管M1关闭；正端电容阵列与第一开关管M1、正端第三核心电路、逻辑控制与寄存器模块、正端第二核心电路相连，第一开关管M1开启时，正端电容阵列上极板对V
INP
采样，下极板从外部接受参考共模信号V
CM
，使得正端电容阵列上下极板初始电压差为V
INP
‑
V
CM
；第一开关管M1关闭时，正端电容阵列向正端第三核心电路输出正端电容阵列信号V
CAP+
，V
CAP+
初始值等于V
INP
；当从逻辑控制与寄存器模块接收的Ctrl
+
有效时，正端电容阵列下极板从外部接收参考高电平信号V
REF
或者参考低电平信号GND，正端电容阵列上极板受下极板电位影响发生变化，向正端第三核心电路输出正端电容阵列信号V
CAP+
，当Ctrl
+
复位时，正端电容阵列下极板电位稳定；正端电容阵列接收并存储正端第二核心电路保存的上一量化周期V
RES+
；正端第三核心电路与第一开关管M1、正端电容阵列、比较器、正端第二核心电路相连；正端第三核心电路从正端电容阵列接收V
CAP+
，对V
CAP+
进行反馈处理，生成正端逐次逼近差分信号V
COM+
，向比较器正输入端输出V
COM+
；当比较完成后，正端第三核心电路生成正端余量信号V
RES+
，将V
RES+
传输至正端第二核心电路；负端第一核心电路由第二开关管M2、负端栅压自举开关单元、负端电容阵列和负端第三核心电路组成；第二开关管M2与负端栅压自举开关单元、负端电容阵列和负端第三核心电路相连；第二开关管M2源极从外部接收负端差分信号V
INN
；第二开关管M2漏极连接负端电容阵列和负端第三核心电路；第二开关管M2栅极连接负端栅压自举开关单元，在负端栅压自举开关单元控制下开启和关闭，第一开关管M2开启时将V
INN
发送给负端电容阵列；负端栅压自举开关单元与从外部接收时序控制信号当为高电平时，负端栅压自举开关控制第二开关管M2开启，第二开关管M2将V
INN
发送给负端电容阵列，由负端电容阵列上极板采样；当为低电平时，负端栅压自举开关单位控制第二开关管M2关闭；
负端电容阵列与第二开关管M2、负端第三核心电路、逻辑控制与寄存器模块、负端第二核心电路相连，第二开关管M2开启时，负端电容阵列上极板对V
INN
采样，下极板从外部接受参考共模信号V
CM
，使得负端电容阵列上下极板初始电压差为V
INN
‑
V
CM
，第二开关管M2关闭时，负端电容阵列向负端第三核心电路输出负端电容阵列信号V
CAP
‑
，该信号初始值等于V
INN
；当从逻辑控制与寄存器模块接收的Ctrl
‑
有效时，负端电容阵列下极板从外部接收参考高电平信号V
REF
或者参考低电平信号GND，负端电容阵列上极板受下极板电位影响发生变化，向负端第三核心电路输出负端电容阵列信号V
CAP
‑
，当Ctrl
‑
复位时，负端电容阵列下极板电位稳定；负端电容阵列接收并存储负端第二核心电路保存的上一量化周期V
RES
‑
；负端第三核心电路与第二开关管M2、负端电容阵列、比较器、负端第二核心电路相连；负端第三核心电路从负端电容阵列接收V
CAP
‑
，对V
CAP
‑
进行反馈处理，生成负端逐次逼近差分信号V
COM
‑
，向比较器负输入端输出V
COM
‑
；当比较完成后，负端第三核心电路生成负端余量信号V
RES
‑
，将V
RES
‑
传输至负端第二核心电路；正端第三核心电路由第一传输门开关S
1+
、第二传输门开关S
2+
、第三传输门开关S
5+
、第四传输门开关S
6+
和第一电容C1组成；第一传输门开关S
1+
、第二传输门开关S
2+
、第三传输门开关S
5+
、第四传输门开关S
6+
分别由外部时序信号控制，时序信号为高电平时传输门开关开启，时序信号为低电平时传输门关闭；第一传输门开关S
1+
输入端与正端电容阵列上极板相连，从正端电容阵列接收V
CAP+
，第一传输门开关S
1+
输出端与第一电容C1下极板相连，当为高电平时，向第一电容C1输出V
CAP+
；第二传输门开关S
2+
输入端与第一电容C1上极板相连，第二传输门开关S
2+
输出端与比较器正输入端、正端第二核心电路相连，当为高电平，第二传输门开关S
2+
开启，向比较器正输入端输出正端逐次逼近信号V
COM+
；比较完成后，第一电容C1上级板电压即为余量电压V
RES+
，V
RES+
通过第二传输门开关S
2+
向正端第二核心电路输出；第三传输门开关S
5+
输入端接收外部共模电平信号V
CM
，第三传输门开关S
5+
输出端与第一电容C1下极板相连，当为高电平时，向第一电容C1下极板输出共模电平V
CM
；第四传输门开关S
6+
输入端与正端第二核心电路相连，第四传输门开关S
6+
输出端与第一电容C1上极板相连，第四传输门开关S
6+
从正端第二核心电路接收正端余量信号V
RES+
，当为高电平时，向第一电容C1输出V
RES+
；负端第三核心电路由第五传输门开关S1‑
、第六传输门开关S2‑
、第七传输门开关S5‑
、第八传输门开关S6‑
和第二电容C2组成；第五传输门开关S1‑
、第六传输门开关S2‑
、第七传输门开关S5‑
、第八传输门开关S6‑
分别由外部时序信号控制，时序信号为高电平时传输门开关开启，时序信号为低电平时传输门关闭；第五传输门开关S1‑
输入端与负端电容阵列上极板相连，第五传输门开关S1‑
输出端与第二电容C2下极板相连，第五传输门开关S1‑
从负端电容阵列接收V
CAP
‑
，当为高电平时，向第二电容C2输出V
CAP
‑
；第六传输门开关S2‑
输入端与第二电容C2上极板相连，第六传输门开关S2‑
输出端与比较器负输入端、负端第二核心电路相连，当为高电平，第六传输门开关S2‑
开启，向比较器负输入端输出正端逐次逼近信号V
COM
‑
；比较完成后，第二电容C2上级板电压即为负端余量电压V
RES
‑
，V
RES
‑
通过第六传输门开关S2‑
向负端第二核心电路输出；第七传输门开关S5‑
输入端从外部接收共模电平信号V
CM
，第七传输门开关S5‑
输出端与第二电容C2下极板相连，当为高电平时，向第二电容C2下极板输出共模电平V
CM
；第八传输门开关S6‑
输入端与负端第二核心电路相连，第八传输门开关S6‑
输出端与第二电容C2上极板相连，从负端第二核心电路接收V
RES
‑
；当为高电平...

【专利技术属性】
技术研发人员：易品筠，方粮，
申请(专利权)人：中国人民解放军国防科技大学，
类型：发明
国别省市：