一种多颗芯片同时制备封装使用的方法技术

本发明专利技术公开了一种多颗芯片同时制备封装使用的方法，该方法包括：器件芯片所在圆片布局设计优化；器件芯片具体结构设计优化；原有微加工工艺流程和难度不变；器件划片和封装使用过程简化，器件总制备成本降低。本发明专利技术通过设计优化，减小器件在测试、划片、挑片阶段的工作量，达到降低成本，提高产品竞争力的目的；尤其对碳化硅基器件等体积小、功率大的器件有较好的潜在应用价值。好的潜在应用价值。好的潜在应用价值。

【技术实现步骤摘要】
一种多颗芯片同时制备封装使用的方法


[0001]本专利技术涉及半导体器件领域，特别是一种多颗芯片同时制备封装使用的方法。

技术介绍

[0002]SiC材料禁带宽度大、击穿电场高、饱和漂移速度和热导率大，这些材料优越性能使其成为制作高功率、高频、耐高温、抗辐射器件的理想材料。因此，SiC材料常常可以用更小的体积，实现和其他半导体材料(尤其是硅)相同的电学性能。然而，特别小的尺寸也会给SiC材料器件带来成本上的增加，主要包括芯片切割的复杂度、芯片取用的复杂度等。
[0003]尤其碳化硅的优势在于制作高压器件。对于高压器件的芯片，需要一定宽度的终端结构控制边缘电场，这部分面积与电压大小正相关，因而在总面积较小的小电流芯片中占比较大。

技术实现思路

[0004]本专利技术的目的在于提供一种多颗芯片同时制备封装使用的方法，通过设计优化，减小器件在测试、划片、挑片阶段的工作量，从而降低成本、提高产品竞争力，尤其对碳化硅基器件等体积小、功率大的器件有较好的潜在应用价值。
[0005]实现本专利技术目的的技术方案为：一种多颗芯片同时制备封装使用的方法，包括以下步骤：
[0006]S1：在碳化硅器件芯片的结构设计时，根据圆片大小、芯片尺寸，确认多颗芯片阵列的周期性结构m*n，m和n为大于等于1的自然数，且m*n大于等于2；
[0007]S2：在碳化硅器件芯片的结构设计时，根据器件耐压需求，对芯片阵列的相邻芯片之间的终端结构，即重叠区域进行优化，优化内容包括省去原有的划片槽，以及通过电场仿真，重新确认终端结构；若终端结构为场限制环，优化对象为环的根数、环宽和间距，若终端结构为JTE，优化对象为各注入条件的区域宽度；
[0008]S3：进行圆片的工艺加工；
[0009]S4：完成圆片的微加工工艺后，对圆片性能进行测试、筛选统计；
[0010]S5：完成测试后，沿芯片阵列的边缘对圆片进行划片；
[0011]S6：划片完成后，依照不同的应用需求，将芯片阵列进行分拣；
[0012]S7：将芯片阵列应用于不同需求的模块或者电路中。
[0013]与现有技术相比，本专利技术的有益效果为：本专利技术根据芯片实际应用需求，从芯片设计阶段开始，通过多颗芯片阵列复合使用，选择合适结构、优化芯片之间终端结构，不增加微加工工艺复杂度，减小芯片后期划片、取用、封装的成本，达到提升产品应用价值的目的。而相比于SoC(system on chips)，本专利技术主要还是基于正常的芯片制备工艺流程，阵列单元中都是相同的重复单一元器件，设计复杂度和制备工艺复杂度都很低。
附图说明
[0014]图1是本专利技术的具体实施方式中根据圆片大小、芯片尺寸，确认多颗芯片阵列的周期性结构的示意图，图中选取的是3*3。
[0015]图2是本专利技术的具体实施方式中芯片阵列对划片槽面积优化的示意图，图中外围一圈深色区域为划片槽，阵列内部的芯片之间如A点位置的划片槽可以省略。
[0016]图3是本专利技术的具体实施方式中芯片阵列对终端结构位置优化的示意图，图中A点位置原本并行的两条终端结构可以交叠优化，B点位置在四颗芯片之间，可用于监控芯片阵列实际终端电场。
[0017]图4是本专利技术的具体实施方式中对芯片阵列根据实际性能决定是否合格、是否打线的示意图。
[0018]图5是本专利技术的具体实施方式中对芯片阵列在电路应用中，对阵列中的芯片进行编码和使用的示意图，图中既可以对坏点B1位置不编码、不打线，也可以对B1编码后在系统中不使用。
[0019]图6为实施例中Silvaco软件生成剖面的电场分布图。
[0020]图7为实施例中场限制环仿真优化示意图
[0021]图8为实施例中JTE结构仿真优化示意图。
具体实施方式
[0022]本专利技术提供一种多颗芯片同时制备封装使用的方法，主要适用于小尺寸、大功率的碳化硅器件，包括以下的工艺步骤：
[0023]S1：在碳化硅器件芯片的结构设计时，根据圆片大小、芯片尺寸，确认多颗芯片阵列的周期性结构m*n，m和n为大于等于1的自然数，且m*n大于等于2；
[0024]S2：在碳化硅器件芯片的结构设计时，根据器件耐压需求，对芯片阵列的相邻芯片之间的终端结构，即重叠区域进行优化，优化内容包括省去原有的划片槽，以及通过电场仿真，重新确认终端结构；若终端结构为场限制环，优化对象为环的根数、环宽和间距，若终端结构为JTE，优化对象为各注入条件的区域宽度；
[0025]S3：依照原本的流程进行圆片的工艺加工，不增加额外流程；
[0026]S4：完成圆片的微加工工艺后，对圆片性能进行测试、筛选统计；
[0027]S5：完成测试后，沿芯片阵列的边缘对圆片进行划片；
[0028]S6：划片完成后，依照不同的应用需求，将芯片阵列进行分拣；
[0029]S7：最后，将芯片阵列应用于不同需求的模块或者电路中。
[0030]进一步的，所述步骤S1中，主要针对尺寸较小的芯片，默认条件下指边长小于1mm，从而最大化减小划片刀数，缩短工艺时间的优势；m*n结构的选择默认条件下，按照芯片阵列的实际边长0.3
‑
2cm区间进行选择，兼顾圆片边缘面积的损失，和芯片阵列集成到电路或者模块时的难易程度，所以最终要根据实际应用场景决定。
[0031]步骤S2中，对芯片阵列的优化内容，包括划片槽区域，以及器件终端耐压区域。
[0032]步骤S3中，对既定的圆片加工工艺难度和复杂度，均没有增加。
[0033]步骤S5和S6中，由于采用芯片阵列为最小单元，可以缩短圆片的划片和分拣周期，减小成本。
[0034]下面结合附图，对本专利技术的技术方案做进一步的阐述。
[0035]实施例
[0036]本专利技术公开了一种多颗芯片同时制备、封装、使用的方法，主要适用于小体积、大功率的碳化硅器件，应用情形主要针对阵列单元，该项专利技术主要但不仅限用于以下几个情况：
[0037]A模块中使用，需要多颗相同小电流芯片的情形，可以通过外接电路将阵列中的芯片用于模块的不同位置；
[0038]B需要高可靠性的电路中，阵列单元中的芯片由于是同批次同片的流片，器件一致性高，器件之间可以互为备份；
[0039]C甚至仅从降低成本的角度，阵列单元的不同芯片之间相互并联独立，通过测试筛选，可以剔除阵列单元中的废芯片不打线封装(或者打线封装后在电路中选择不使用)，而整个阵列单元还是合格的，相比于相同面积下的独立芯片在该情形下只能整颗报废，可以提升圆片成品率。
[0040]包括以下步骤：
[0041]S1：在碳化硅器件芯片的结构设计时，根据圆片大小、芯片尺寸，确认多颗芯片阵列的周期性结构m*n，m和n为大于等于1的自然数，且m*n大于等于2，如图1所示；
[0042]在碳化硅器件芯片所在圆片的布局设计时，根据实际小电流管芯的管芯尺寸(例如边长<1mm)，以及本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多颗芯片同时制备封装使用的方法，其特征在于，包括以下步骤：S1：在碳化硅器件芯片的结构设计时，根据圆片大小、芯片尺寸，确认多颗芯片阵列的周期性结构m*n，m和n为大于等于1的自然数，且m*n大于等于2；S2：在碳化硅器件芯片的结构设计时，根据器件耐压需求，对芯片阵列的相邻芯片之间的终端结构，即重叠区域进行优化，优化内容包括省去原有的划片槽，以及通过电场仿真，重新确认终端结构；若终端结构为场限制环，优化对象为环的根数、环宽和间距，若终端结构为JTE，优化对象为各注入条件的区域宽度；S3：进行圆片的工艺加工；S4：完成圆片的微加工工艺后，对圆片性能进行测试、筛选统计；S5：完成测试后，沿芯片阵列的边缘对圆片进行划片；S6：划片完成后，依照不同的应用需求，将芯片阵列进行分拣；S7：将芯片阵列应用于不同需求的模块或者电路中。2.根据权利要求1所述的多颗芯片同时制备封装使用方法，其特征在于：步骤S6中，只对合格芯片进行打线。3.根据权利要求1...

【专利技术属性】
技术研发人员：陈允峰，李士颜，刘昊，陈谷然，黄润华，柏松，
申请(专利权)人：中国电子科技集团公司第五十五研究所，
类型：发明
国别省市：