使用虚拟锁相环校准插值除法器制造技术

本发明专利技术公开了一种时钟发生器包括插值除法器，该插值除法器包括相位插值器和多模除法器。插值除法器被配置为基于时钟信号、控制码和相位插值器校准信号来生成输出时钟信号。时钟发生器包括校准电路，该校准电路被配置为基于时钟信号、输出时钟信号和相位插值器代码来生成相位插值器校准信号。校准电路包括锁相环，该锁相环被配置为基于参考时间戳信号以及基于时钟信号和输出时钟信号的时间戳信号生成数字相位误差信号。校准电路包括被配置为基于数字相位误差信号来生成相位插值器校准信号的自适应环。号的自适应环。号的自适应环。

【技术实现步骤摘要】
使用虚拟锁相环校准插值除法器


[0001]本专利技术涉及为电子设备生成时钟信号，更具体地说，涉及使用插值除法器(interpolative divider)生成时钟信号。

技术介绍

[0002]典型的时钟发生器利用提供有来自诸如晶体振荡器之类的源的参考信号的锁相环，以生成具有与目标应用一致的频率的输出时钟信号。用于生成具有与参考时钟信号的频率不合理相关的频率的时钟信号的技术使用插值除法器将高频时钟信号除以分数。插值除法器包括整数分频器(integer divider)、相位插值器(phase interpolator)和数字控制电路。相位插值器的增益误差会导致整数分频器的最低有效位(a least-significant bit)的大小与相位插值器的满量程范围之间的不匹配。因此，期望一种用于校准相位插值器和整数分频器的技术以减小相位插值器的增益误差插值。

技术实现思路

[0003]在本专利技术的至少一个实施例中，时钟发生器包括插值除法器，该插值除法器包括相位插值器和多模除法器。插值除法器被配置为基于时钟信号、控制码和相位插值器校准信号来生成输出时钟信号。时钟发生器包括校准电路，该校准电路被配置为基于时钟信号、输出时钟信号和相位插值器代码来生成相位插值器校准信号。校准电路包括锁相环，该锁相环被配置为基于参考时间戳信号生成数字相位误差信号以及基于时钟信号和输出时钟信号生成时间戳信号。校准电路包括被配置为基于数字相位误差信号来生成相位插值器校准信号的自适应环。
[0004]在本专利技术的至少一个实施例中，一种方法包括响应于时钟信号、控制码和相位插值器校准信号，使用插值除法器生成输出时钟信号。该方法包括基于所述时钟信号、输出时钟信号和相位插值器代码，生成相位插值器校准信号。生成相位插值器校准信号包括基于参考时间戳信号生成数字相位误差信号以及基于时钟信号和输出时钟信号生成时间戳信号。生成相位插值器校准信号包括基于数字相位误差信号调整相位插值器校准信号。
[0005]在本专利技术的至少一个实施例中，一种方法包括基于时钟信号、控制码和相位插值器校准信号，生成输出时钟信号。该方法包括基于输出时钟信号的降采样版本和输出时钟信号的降采样版本的估计版本，生成数字误差信号。该方法包括使用最小均方滤波器，基于数字误差信号和相位插值器控制码生成相位插值器校准信号。
附图说明
[0006]通过参考附图，可以更好地理解本专利技术，并且其许多目的、特征和优点对于本领域技术人员而言是显而易见的。
[0007]图1示出了示例性时钟产品的功能框图。
[0008]图2示出了示例性时钟发生器的功能框图。
[0009]图3示出了示例性插值除法器的功能框图。
[0010]图4示出了与本专利技术的至少一个实施例一致的示例性时钟发生器的功能框图，该示例性时钟发生器包括插值除法器和校准电路，该校准电路包括虚拟锁相环。
[0011]图5示出了与本专利技术的至少一个实施例一致的示例性时钟发生器的一部分的功能框图，该时钟发生器包括插值除法器和校准电路。
[0012]图6示出了与本专利技术的至少一个实施例一致的示例性时钟发生器的一部分的详细功能框图，该时钟发生器包括插值除法器和校准电路。
[0013]图7示出了与本专利技术的至少一个实施例一致的用于校准电路的示例性波形。
[0014]图8示出了与本专利技术的至少一个实施例一致的示例性时钟发生器的一部分的功能框图，该时钟发生器包括多个输出插值除法器和共享的校准电路。
[0015]图9示出了与本专利技术的至少一个实施例一致的示例性时钟发生器的一部分的功能框图，该时钟发生器包括多个输出插值除法器和共享的校准电路。
[0016]在不同附图中使用相同的参考符号表示相似或相同的项目。
具体实施方式
[0017]参照图1，时钟产品100的实施例包括控制器102和时钟发生器104，其使用时钟信号REFCLK(例如，使用包括耦合到XA/XB输入端的外部晶体101的晶体振荡器生成的时钟信号)监视至少一个接收的时钟信号(例如，CLKIN(P：1))，并提供至少一个输出时钟信号CLKOUT(N：1)和至少一个时钟质量信号，其中P和N是大于零的整数。在时钟产品100的实施例中，基于诸如晶体振荡器、微机电结构(MEMS)振荡器或其他合适的低抖动源的稳定源来生成时钟信号REFCLK。控制器102使用接口信号CTL将配置信息提供给时钟生成器104。时钟发生器104向控制器102提供时钟质量信息(例如，LOSXA_XB或CLK_STATUS)，控制器102基于时钟质量信息输出一个或多个警报信号(例如，CLK_FAULT)。
[0018]参照图2，时钟发生器204包括锁相环110，该锁相环110用于基于时钟信号REFCLK生成输入时钟信号CLKVCO。锁相环110包括相位/频率检测器112，它基于时钟信号REFCLK和由反馈除法器118提供的反馈信号生成相位差信号。相位/频率检测器112经由环滤波器114将相位差信号提供给压控振荡器(voltage-controlled oscillator)116。压控振荡器116可以被实现为环形振荡器、LC振荡器或其他合适的振荡器结构。输入时钟信号CLKVCO具有基于时钟信号REFCLK和FBDIV1频率的频率。
[0019]在时钟发生器204的实施例中，锁相环110将时钟信号CLKVCO提供给输出插值除法器166，其被配置为数控振荡器。输出插值除法器166基于输入时钟信号CLKVCO和控制信号(例如，已滤波的相位差信号OL_OUT)生成输出时钟信号CLKOUT。外部锁相环130生成已滤波的相位差信号OL_OUT，其是控制码，输出插值除法器166将其用作分数除法器比率N。外部锁相环130使用相位检测器136、环路滤波器138和反馈除法器140锁定到输入时钟信号CLKIN，以生成已滤波的相位差信号OL_OUT，该信号以基于输入时钟信号CLKIN和FBDIV2的频率更新。
[0020]图3示出了输出插值除法器166的示例性实施例。数字控制电路302基于已滤波的相位差信号OL_OUT生成用于输出插值除法器166的模拟电路304的数字控制信号，该相位差信号OL_OUT可以是非整数的。模拟电路304包括多模除法器306和相位插值器308。数字控制
电路302生成分别控制多模除法器306和相位插值器308的对应控制码DIVCODE和PICODE的序列。在一个实施例中，数字控制电路302包括一阶增量信号调制器(a first order delta signal modulator)，其生成近似于已滤波的相位差信号OL_OUT的整数流。因此，数字控制电路302将已滤波的相位差信号OL_OUT的整数部分提供给多模除法器306，并将数字量化误差作为控制码PICODE提供给相位插值器308。在一个实施例中，多模除法器306是整数分频器，其在生成分频的时钟信号FDIVCLK的对应输出边沿之前，如数字控制码DIVCODE所示，对输入时钟信号CLKVCO本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟发生器，包括：插值除法器，其包括相位插值器和多模除法器，所述插值除法器被配置为基于时钟信号、控制码和相位插值器校准信号来生成输出时钟信号；以及校准电路，其被配置为基于所述时钟信号、所述输出时钟信号和相位插值器代码生成所述相位插值器校准信号，其中，所述校准电路包括：锁相环，其被配置为基于参考时间戳信号生成数字相位误差信号以及基于所述时钟信号和所述输出时钟信号生成时间戳信号；以及自适应环，其被配置为基于所述数字相位误差信号生成所述相位插值器校准信号。2.根据权利要求1所述的时钟发生器，还包括：整数分频器，其被配置为响应于所述输出时钟信号和整数代码而生成分频的输出时钟信号；以及时间-数字转换器，其被配置为生成所述时间戳信号，所述时间戳信号包括与基于所述时钟信号的分频的时钟信号的边沿对应的数字代码。3.根据权利要求1或2所述的时钟发生器，其中，所述锁相环包括两个积分器，并且被配置为使所述数字相位误差信号具有零均值。4.根据权利要求1或2所述的时钟发生器，其中，所述锁相环包括积分器，所述积分器被编程有自由运行周期估计，以生成具有与所述时间戳信号相同的周期的参考时间戳信号。5.根据权利要求1所述的时钟发生器，其中，所述参考时间戳信号是所述时间戳信号的杂散衰减版本。6.根据权利要求1或2所述的时钟发生器，其中，所述锁相环包括：回绕检测和校正电路，其被配置为补偿由于所述锁相环和所述自适应环使用少于所述时间戳信号的所有位而引起的翻转误差。7.根据权利要求1所述的时钟发生器，还包括：第一分频器，其被配置为生成整数分频的输出时钟信号；第二分频器，其被配置为提供整数分频的时钟信号；以及时间-数字转换器，其被配置为基于所述整数分频的输出时钟信号和所述整数分频的时钟信号来生成所述时间戳信号。8.根据权利要求1所述的时钟发生器，其中，所述参考时间戳信号和所述时间戳信号之间的差异是所述数字相位误差。9.根据权利要求1所述的时钟发生器，其中，所述自适应环包括最小均方滤波器。10.根据权利要求1、2、5、7、8或9所述的时钟发生器，其中，所述锁相环包括：数字电路，其被配置为计算所述时间戳信号和所述参考时间戳信号之间的差以生成所述数字相位误差信号；第一积分器，其被配置为基于所述数字相位误差信号生成积分的相位误差信号；比例电路路径，其被配置为基于所述数字相位误差信号生成比例相位误差信号；第二数字电路，其被配置为计算所述积分的相位误差信号和所述比例相位误差信号的和；第二积分器响应于所述和；自由运行时段估计器电路，其被配置为生成期望的时间戳信号；以及
第三数字电路，其被配置为基于所述期望时间戳信号和所述第二积分器的输出之和来生成所述参考时间戳信号。11.根据权利要求1、2、5、8或9...

【专利技术属性】
技术研发人员：蒂莫西，
申请(专利权)人：硅谷实验室公司，
类型：发明
国别省市：