半导体存储器及其制备方法技术

本申请涉及半导体存储器制备方法，包括：在半导体基底上形成有第一介质层，第一介质层内部形成有位线；开设依次贯穿第一介质层和位线的接触孔，接触孔的内壁和第一介质层的表面形成有第二介质层，接触孔底部的第二介质层与源区接触；利用第一刻蚀剂对第二介质层进行第一步刻蚀，去除位于接触孔底部和第一介质层上表面的第二介质层，保留接触孔侧壁的第二介质层；利用第二刻蚀剂对源区进行第二步刻蚀，通过接触孔刻蚀掉部分源区，第二刻蚀剂对源区和第二介质层的刻蚀选择比大于200:1。通过两步不同的刻蚀，保留侧壁第二介质层的完整且增大源区开口，降低第一导电层与源区的接触电阻。降低第一导电层与源区的接触电阻。降低第一导电层与源区的接触电阻。

【技术实现步骤摘要】
半导体存储器及其制备方法


[0001]本专利技术涉及半导体器件制造领域，尤其涉及一种半导体存储器及其制备方法。

技术介绍

[0002]半导体存储器通过电容器存储电荷和释放电荷来记录信息，电容器的其中一电极板与晶体管的源区连接，晶体管的栅极连接字线，晶体管的漏区连接位线，通过控制字线的电压信号而控制晶体管的开通与关断，从而控制电极板是否接入位线电信号，最终控制电容器的电荷量，实现信息的记录。
[0003]半导体存储器常见的结构为：电容器形成于半导体基底上部，电容器与半导体基板之间还形成有介质层，电容器的一电极板通过一贯穿介质层的接触孔(接触孔内填充导电层)与半导体基底内的源区电连接。然而，通过目前工艺形成的接触孔底部开口较小，导致接触孔内导电层与源区的接触面积较小，继而使得导电层与源区的接触电阻较大，影响半导体存储器的电学性能。

技术实现思路

[0004]基于此，本申请针对半导体存储器第一导电层与源区接触电阻较大的技术问题，提出一种半导体存储器及其制备方法。
[0005]一种半导体存储器制备方法，包括：
[0006]提供半导体基底，所述半导体基底内形成有晶体管结构，各晶体管结构包括相互隔离的源区和漏区；所述半导体基底上形成有第一介质层，所述第一介质层内部形成有位线；
[0007]形成接触孔，所述接触孔贯穿所述第一介质层和所述位线，所述接触孔的内壁和所述第一介质层的表面形成有第二介质层，所述接触孔底部的第二介质层与所述源区接触；
[0008]利用第一刻蚀剂对所述第二介质层进行第一步刻蚀，去除位于所述接触孔底部和所述第一介质层上表面的第二介质层，保留所述接触孔侧壁的第二介质层；
[0009]利用第二刻蚀剂对所述源区进行第二步刻蚀，通过所述接触孔刻蚀掉部分所述源区，所述第二刻蚀剂对所述源区和所述第二介质层的刻蚀选择比大于200:1；
[0010]向所述接触孔内填充第一导电层。
[0011]上述半导体存储器制备方法，在接触孔内壁以及第一介质层表面形成第二介质层后，进行两步刻蚀工艺。其中，第一步刻蚀工艺主要对第二介质层进行回刻，去除位于接触孔底部和第一介质层上表面的第二介质层，保留接触孔侧壁的第二介质层，形成隔离侧墙，此时，接触孔底部的源区暴露出来。由于第一步刻蚀工艺只要保证位于接触孔底部和第一介质层上表面的第二介质层刻蚀掉，为避免侧壁顶部第二介质层被刻蚀，需要控制刻蚀时间，不能过度刻蚀，因此，第一刻蚀剂主要刻蚀第二介质层，基本不对源区进行刻蚀或源区被刻蚀的量很少。第二步刻蚀工艺主要是通过接触孔对暴露出的源区进行刻蚀，第二刻蚀
剂对源区和第二介质层的刻蚀选择比大于200:1，刻蚀选择比值较大，第二刻蚀剂主要刻蚀源区，基本不刻蚀第二介质层，源区被刻蚀后其开口越大，从而减小第一导电层与源区的接触电阻，且在刻蚀源区的过程中，隔离侧墙基本不受影响。在本申请中，通过使用两步刻蚀，并且控制刻蚀选择比，可以在增大源区开口的同时保证隔离侧墙的完整性，提高器件性能。
[0012]在其中一个实施例中，所述第一步刻蚀的刻蚀时间为其中，D为第二介质层的厚度，V为第二介质层的平均刻蚀速率，1s≤t
′
≤2s。
[0013]在其中一个实施例中，所述第一步刻蚀为各向异性刻蚀，所述第二步刻蚀为各向同性刻蚀。
[0014]在其中一个实施例中，所述第一步刻蚀和所述第二步刻蚀均为干法刻蚀。
[0015]在其中一个实施例中，所述第二介质层包括两层氮化硅层和夹设于两层所述氮化硅层之间氧化硅层，所述第一刻蚀剂包括四氟甲烷。
[0016]在其中一个实施例中，所述第二步刻蚀的偏置电压和电源功率均小于所述第一步刻蚀的偏置电压和电源功率。
[0017]在其中一个实施例中，所述第二步刻蚀的腔体压强小于所述第一步刻蚀的腔体压强。
[0018]在其中一个实施例中，所述第二步刻蚀的腔室内的第二刻蚀剂浓度小于所述第一步刻蚀的腔室内的第一刻蚀剂的浓度。
[0019]在其中一个实施例中，所述方法还包括：
[0020]在所述第一导电层上方形成电容结构，在所述电容结构包括依次叠设的下电极板、电容介质层和上电极板，所述上电极板和所述下电极板通过所述电容介质层隔离，所述下电极板与所述第一导电层电连接。
[0021]本申请还涉及一种半导体存储器，包括：
[0022]半导体基底，所述半导体基底内形成有晶体管结构，各晶体管结构包括通过隔离结构隔离的源区和漏区；所述半导体基底上形成有第一介质层，所述第一介质层内部形成有位线；
[0023]接触孔，贯穿所述第一介质层和所述位线并延伸至所述半导体基底内的源区和隔离结构中，所述接触孔在所述源区中的深度超过10nm；
[0024]第一导电层，填充于所述接触孔内，且所述第一导电层与所述位线之间形成有第二介质层。
附图说明
[0025]图1a～1c为传统技术中半导体存储器的制备方法相关步骤对应的结构图；
[0026]图2为本申请中半导体存储器的制备方法的步骤流程图；
[0027]图3a～3e为本申请一实施例中半导体存储器制备方法相关步骤对应的结构图；
[0028]图4a～4f为本申请一实施例中形成图3a结构所需各步骤对应的结构图。
[0029]标号说明
[0030]100半导体基底；110源区；120漏区；130隔离结构；210第一介质层；220位线；230位线接触结构；240第二介质层；250第一导电层；300电容结构；310下电极板；320电容介质层；
330上电极板。
具体实施方式
[0031]为了便于理解本专利技术，下面将参照相关附图对本专利技术进行更全面的描述。附图中给出了本专利技术的首选实施例。但是，本专利技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本专利技术的公开内容更加透彻全面。
[0032]除非另有定义，本文所使用的所有的技术和科学术语与属于本专利技术的
的技术人员通常理解的含义相同。本文中在本专利技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本专利技术。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
[0033]常见的一种半导体存储器结构如图1c所示，晶体管形成于半导体基底100＇内，电容器300＇形成于半导体基底100＇上，电容器300＇与半导体基底100＇之间形成有中间层200＇，便于分布位线220＇，第一导电层250＇贯穿第一中间层200＇，第一导电层250＇的底端与晶体管的源区110＇接触，顶端与电容器的下电极板310＇电连接，从而实现电容器一电极板与晶体管源区的连接。其中，第一导电层250＇两侧还形成有第二介质层以隔离位线220＇和第一导电层250＇。
[0034]传统工艺制程中，形成第一导电层250＇的步骤包括：
[0035]步骤A：如图1a所示，在第一介质层210＇中填埋位线22本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器制备方法，其特征在于，包括：提供半导体基底，所述半导体基底内形成有晶体管结构，各晶体管结构包括相互隔离的源区和漏区；所述半导体基底上形成有第一介质层，所述第一介质层内部形成有位线；形成接触孔，所述接触孔贯穿所述第一介质层和所述位线，所述接触孔的内壁和所述第一介质层的表面形成有第二介质层，所述接触孔底部的第二介质层与所述源区接触；利用第一刻蚀剂对所述第二介质层进行第一步刻蚀，去除位于所述接触孔底部和所述第一介质层上表面的第二介质层，保留所述接触孔侧壁的第二介质层；利用第二刻蚀剂对所述源区进行第二步刻蚀，通过所述接触孔刻蚀掉部分所述源区，所述第二刻蚀剂对所述源区和所述第二介质层的刻蚀选择比大于200:1；向所述接触孔内填充第一导电层。2.如权利要求1所述的制备方法，其特征在于，所述第一步刻蚀的刻蚀时间为其中，D为第二介质层的厚度，V为第二介质层的平均刻蚀速率，1s≤t
′
≤2s。3.如权利要求1所述的制备方法，其特征在于，所述第一步刻蚀为各向异性刻蚀，所述第二步刻蚀为各向同性刻蚀。4.如权利要求3所述的制备方法，其特征在于，所述第一步刻蚀和所述第二步刻蚀均为干法刻蚀。5.如权利要求4所述的制备方法，其特征在于，所述第二介质层...

【专利技术属性】
技术研发人员：赵哲，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：