一种可编程控制器的核心单元制造技术

本实用新型专利技术公开了一种可编程控制器的核心单元。这种可编程控制器的核心单元，包括与ＣＰＵ的输入端连接的电源电路、晶振电路，以及与ＣＰＵ的输入端和输出端均连接的ＳＲＡＭ、ＦＬＡＳＨ、ＳＰＩＦＬＡＳＨ，其中ＣＰＵ是３２位的，并且其输入端和输出端均与ＪＴＡＧ调试器相连，晶振电路是１６ＭＨｚ。这种可编程控制器的核心单元运算能力强大、存储量大、可以进行模拟量控制、通信能力强、环境适应能力强、用户可自定义功能块。（*该技术在2017年保护过期，可自由使用*）

A core unit of a programmable logic controller

The utility model discloses a core unit of a programmable controller. The core unit of programmable controller, including power circuit, crystal oscillator circuit is connected with the input end of the CPU and CPU, and the input end and an output end are connected SRAM, FLASH, SPIFLASH, CPU is 32, and the input end and the output end is connected with the JTAG debugger, crystal oscillator circuit is 16MHz. The core unit of this programmable logic controller has powerful computing power and large storage capacity. It can control analog signals, and has strong communication ability, strong adaptability to environment and user-defined function blocks.

【技术实现步骤摘要】

本技术涉及一种可编程控制器的核心单元。技术背景目前，市场上的可编程控制器的核心单元主要是使用8位或16位CPU, 只能完成简单的逻辑控制功能，主要是以开关量控制为主进行的逻辑顺序控 制，缺点是运算能力差、存储容量小、不能进行模拟量控制、通信能力弱、不 能自定义功能块、环境适应能力差。
技术实现思路
为克服现有技术的缺陷，本技术要解决的技术问题是提供了一种运 算能力强大、存储量大、可以进行模拟量控制、通信能力强、用户可自定义 功能块、环境适应能力强的可编程控制器的核心单元。本技术的技术方案是这种可编程控制器的核心单元，包括与CPU(Central Processing Unit,中央处理器)的输入端连接的电源电路、晶振电路， 以及与CPU的输入端和输出端均连接的SRAM (Static Random Access Memery，静态随机存储器)、FLASH (闪存)、SPI FLASH (Serial Peripheral Interface Flash, SPI接口的闪存)，其中CPU是32位的，并且其输入端和输 出端均与JTAG (Joint Test Action Group,联合测试行动小组)调试器相连， 晶振电路是16MHz。因为CPU是32位的，并且其输入端和输出端均与JTAG(Joint Test ActionGroup,联合测试行动小组)调试器相连，JTAG是一种国际标准测试协议(IEEE 1149.1兼容)，主要用于芯片内部测试，所以实现了模拟控制和逻辑控制，从 而这种可编程控制器的核心单元运算能力强大、存储量大、可以进行模拟量 控制、通信能力强、环境适应能力强。附图说明图1是本技术的可编程控制器的核心单元的结构示意图； 图2是本技术的可编程控制器的核心单元的电路方框图。具体实施方式下面参照附图，将详细叙述本技术的具体实施方式。图1是本技术的可编程控制器的核心单元的结构示意图，图2是本 技术的可编程控制器的核心单元的电路方框图。这种可编程控制器的核 心单元，包括与CPU (Central Processing Unit，中央处理器)的输入端连接的 电源电路、晶振电路，以及与CPU的输入端和输出端均连接的SRAM (Static Random Access Memery ，静态随机存储器)、FLASH (闪存)、SPI FLASH (Serial Peripheral Interface Flash, SPI接口的闪存)，其中CPU是32位的，并且其输 入端和输出端均与JTAG (Joint Test Action Group,联合测试行动小组)调试 器相连，晶振电路是16MHz。其中CPU采用ARM7TDMI内核，32MHz主 频、30MIPS、 3级流水线深度、8K内部RAM;程序FLASH容量为i6Mbits /2MByte、并行操作；数据FLASH容量为32Mbit/4Mbyte、串行操作、SPI接 口 ； SRAM采用异步静态RAM、容量为2Mbit/512Kbyte;电源电路通过9V AC 输入供电，输入电流典型值为120mA，最大200mA; JTAG (Joint Test Action Group,联合测试行动小组)是一种国际标准测试协议(IEEE1149.1兼容)，主要用于芯片内部测试。更进一步地，所述CPU的输入端和输出端均与FRAM (FerroelectricRandom Access Memery，铁电随机存储器)相连。FRAM的优点是掉电保存期为十年以上而无需后备电池。更进一步地，这种核心单元还包括与CPU的输入端相连的复位电路，其可实现NRST复位和看门狗复位。虽然为了示意目的已经描述了本技术的优选实施例，但是本领域 的技术人员可以理解在不脱离权利要求书公开的本技术的范围和精 神的情况下，可以作各种修改、增加和替代。权利要求1、一种可编程控制器的核心单元，包括与CPU的输入端连接的电源电路、晶振电路，以及与CPU的输入端和输出端均连接的SRAM、FLASH、SPI FLASH，其特征在于CPU是32位的，并且其输入端和输出端均与JTAG调试器相连，晶振电路是16MHz。2、 根据权利要求1所述的可编程控制器的核心单元，其特征在于所述 CPU的输入端和输出端均与FRAM相连。3、 根据权利要求1或2所述的可编程控制器的核心单元，其特征在于还 包括与CPU的输入端相连的复位电路。专利摘要本技术公开了一种可编程控制器的核心单元。这种可编程控制器的核心单元，包括与CPU的输入端连接的电源电路、晶振电路，以及与CPU的输入端和输出端均连接的SRAM、FLASH、SPI FLASH，其中CPU是32位的，并且其输入端和输出端均与JTAG调试器相连，晶振电路是16MHz。这种可编程控制器的核心单元运算能力强大、存储量大、可以进行模拟量控制、通信能力强、环境适应能力强、用户可自定义功能块。文档编号G05B19/05GK201116981SQ20072019442公开日2008年9月17日 申请日期2007年11月28日 优先权日2007年11月28日专利技术者凌 俞, 庄贵林 申请人:北京安控科技股份有限公司本文档来自技高网...

【技术保护点】
一种可编程控制器的核心单元，包括与ＣＰＵ的输入端连接的电源电路、晶振电路，以及与ＣＰＵ的输入端和输出端均连接的ＳＲＡＭ、ＦＬＡＳＨ、ＳＰＩ　　ＦＬＡＳＨ，其特征在于：ＣＰＵ是３２位的，并且其输入端和输出端均与ＪＴＡＧ调试器相连，晶振电路是１６ＭＨｚ。

【技术特征摘要】

【专利技术属性】
技术研发人员：俞凌，庄贵林，
申请(专利权)人：北京安控科技股份有限公司，
类型：实用新型
国别省市：11[中国|北京]