一种鉴频鉴相器制造技术

本实用新型专利技术公开了一种鉴频鉴相器,包括源信号输入端Ref、反馈输入端Div、第一信号输出端Up、第二信号输出端Dn、延迟组件，以及第一与非门K1~第九与非门K9；所述延迟组件包括依次串联的多个的反相器，其中，第一个反相器的输入端作为整个延迟组件的输入端，最后一个反相器的输出端作为整个延迟组件的输出端。所述反相器的数目为偶数且每一个反相器的输出端均连接有一个接地电容。本实用新型专利技术通过设置延迟组件，能够有效避免鉴相死区对鉴频鉴相器带来的不利影响。

【技术实现步骤摘要】
一种鉴频鉴相器
本技术涉及锁相环，特别是涉及用于锁相环的一种鉴频鉴相器。
技术介绍
鉴频鉴相器（PhaseFrequencyDetector—PFD）是锁相环的关键部件，它的主要功能是检测输入信号与压控振荡器反馈信号的相差和频差，并将它们放大，PFD的性能决定着锁相环的精度和稳定度。PLL中实现鉴相功能的电路结构有很多种，如模拟乘法器（AnalogMultiplier），异或门（XORgate），触发器（Flip-Flop），采样保持鉴相器（Sample-and-Hold）等。但是，现代鉴相器的设计中，特别是大规模通信和数字集成电路中，人们更多的设计目标是：高速、低功耗，低噪声、无死区和宽线性鉴相范围的CMOS数字鉴相器。当参考信号和反馈信号存在很小的相位误差时，PFD输出脉冲的宽度太窄以至于不能打开后级电荷泵的输入开关管，从而影响锁相环的正常工作，这一段鉴相器不能鉴别的相位误差区间就称之为鉴相器的鉴相死区。
技术实现思路
本技术的目的在于克服现有技术的不足，提供一种鉴频鉴相器，通过增加延迟组件，能够有效避免鉴相死区对鉴频鉴相器带来的不利影响。本技术的目的是通过以下技术方案来实现的：一种鉴频鉴相器，包括源信号输入端Ref、反馈输入端Div、第一信号输出端Up、第二信号输出端Dn、延迟组件，以及第一与非门K1~第九与非门K9；第一与非门K1的第一输入端连接源信号输入端端Ref，第一与非门K1的第二输入端连接第二与非门K2的输出端，第一与非门K1的输出端分别连接到第二与非门K2的第一输入端、第三与非门K3的第一输入端和第九与非门K9的第一输入端；第二与非门K2的第二输入端连接到第三与非门K3的输出端，第二与非门K2的第三输入端连接到延迟组件的输出端，第二与非门K2的输出端还与第一信号输出端Up连接；第三与非门K3的第二输入端与第四与非门K4的输出端连接，第三与非门K3的输出端还分别连接到第四与非门K4的第一输入端和第九与非门K9的第二输入端；第四与非门K4的第二输入端连接到延迟组件的输出端；第五与非门K5的第一输入端连接到延迟组件的输出端，第五与非门K5的第二输入端连接到第六与非门K6的输出端，第五与非门K5的输出端与第六与非门K6的第一输入端连接；第六与非门K6的第二输入端连接到第八与非门K8的输出端，第六与非门K6的输出端还分别连接到第九与非门K9的第三输入端和第七与非门K7的第二输入端；所述第七与非门K7的第一输入端连接到延迟组件的输出端，第七与非门K7的第三输入端与第八与非门K8的输出端连接，第七与非门K7的输出端分别连接到第八与非门K8的第一输入端和第二信号输出端Dn；所述第八与非门K8的第二输入端与所述反馈输入端Div连接，第八与非门K8的输出端还与第九与非门K9的第四输入端连接；所述第九与非门K9的输出端与延迟组件的输入端连接。优选地，所述延迟组件包括依次串联的多个的反相器，其中，第一个反相器的输入端作为整个延迟组件的输入端，最后一个反相器的输出端作为整个延迟组件的输出端。所述反相器的数目为偶数。每一个反相器的输出端均连接有一个接地电容。本技术的有益效果是：本技术通过增加延迟组件，能够有效避免鉴相死区对鉴频鉴相器带来的不利影响。附图说明图1为本技术的原理示意图；图2为常见的鉴频鉴相器原理示意图。具体实施方式下面结合附图进一步详细描述本技术的技术方案，但本技术的保护范围不局限于以下所述。如图1所示，一种鉴频鉴相器，包括源信号输入端Ref、反馈输入端Div、第一信号输出端Up、第二信号输出端Dn、延迟组件，以及第一与非门K1~第九与非门K9；第一与非门K1的第一输入端连接源信号输入端端Ref，第一与非门K1的第二输入端连接第二与非门K2的输出端，第一与非门K1的输出端分别连接到第二与非门K2的第一输入端、第三与非门K3的第一输入端和第九与非门K9的第一输入端；第二与非门K2的第二输入端连接到第三与非门K3的输出端，第二与非门K2的第三输入端连接到延迟组件的输出端，第二与非门K2的输出端还与第一信号输出端Up连接；第三与非门K3的第二输入端与第四与非门K4的输出端连接，第三与非门K3的输出端还分别连接到第四与非门K4的第一输入端和第九与非门K9的第二输入端；第四与非门K4的第二输入端连接到延迟组件的输出端；第五与非门K5的第一输入端连接到延迟组件的输出端，第五与非门K5的第二输入端连接到第六与非门K6的输出端，第五与非门K5的输出端与第六与非门K6的第一输入端连接；第六与非门K6的第二输入端连接到第八与非门K8的输出端，第六与非门K6的输出端还分别连接到第九与非门K9的第三输入端和第七与非门K7的第二输入端；所述第七与非门K7的第一输入端连接到延迟组件的输出端，第七与非门K7的第三输入端与第八与非门K8的输出端连接，第七与非门K7的输出端分别连接到第八与非门K8的第一输入端和第二信号输出端Dn；所述第八与非门K8的第二输入端与所述反馈输入端Div连接，第八与非门K8的输出端还与第九与非门K9的第四输入端连接；所述第九与非门K9的输出端与延迟组件的输入端连接。在本申请的实施例中，所述延迟组件包括依次串联的多个的反相器，其中，第一个反相器的输入端作为整个延迟组件的输入端，最后一个反相器的输出端作为整个延迟组件的输出端。所述反相器的数目为偶数。每一个反相器的输出端均连接有一个接地电容。如图2所示，PFD通常由数字逻辑门组成，一个与门和两个可复位的D触发器构成一个三态的鉴相器。触发器采用边沿触发形式，当两个触发器输出均为高电平时，反馈信号通过与门对触发器状态进行复位。触发器输入D接高电平，时钟信号CLK分别接参考时钟和反馈时钟。该电路结构存在鉴相死区，会显著影响锁相环系统的参考杂散和锁定时间等环路特性。当参考信号和反馈信号存在很小的相位误差时，PFD输出脉冲的宽度太窄以至于不能打开后级电荷泵的输入开关管，这一段鉴相器不能鉴别的相位误差区间就称之为鉴相器的鉴相死区。它主要是由输出信号和置位信号的传输延迟共同决定的。假设鉴相器的输出信号上升延迟为t，逻辑门的状态翻转门槛电压为VDD/2,那么与门会在输出信号上升沿到来后的t/2时间内将触发器的状态清零。当参考信号和反馈信号的存在较大相位差时，输出的UP信号有足够的时间保持逻辑高电平。当信号之间相位减小至一定程度时，UP信号还没到逻辑高电平时，DW上升信号已经到达与门，提前对触发器进行清零，导致UP信号无法开启的电荷泵电路。而在本申请中，Up和Dn两个输出用来控制电荷泵（CP）对环路电容的充放电。当Up信号为高电平时，CP开始对环路电容充电，导致VCO的电压控制端电压升高，VCO频率随之升高。同理，Dn信号为高电平时，VCO频率向下调谐。Up和Dn均为低电平时，CP输出为高阻状态。可以看出，当相差在±2π之内时，PFD作为一个鉴相器工作；而当相差大于本文档来自技高网...

【技术保护点】
1.一种鉴频鉴相器，其特征在于：包括源信号输入端Ref、反馈输入端Div、第一信号输出端Up、第二信号输出端Dn、延迟组件，以及第一与非门K1~第九与非门K9；/n第一与非门K1的第一输入端连接源信号输入端端Ref，第一与非门K1的第二输入端连接第二与非门K2的输出端，第一与非门K1的输出端分别连接到第二与非门K2的第一输入端、第三与非门K3的第一输入端和第九与非门K9的第一输入端；/n第二与非门K2的第二输入端连接到第三与非门K3的输出端，第二与非门K2的第三输入端连接到延迟组件的输出端，第二与非门K2的输出端还与第一信号输出端Up连接；/n第三与非门K3的第二输入端与第四与非门K4的输出端连接，第三与非门K3的输出端还分别连接到第四与非门K4的第一输入端和第九与非门K9的第二输入端；第四与非门K4的第二输入端连接到延迟组件的输出端；/n第五与非门K5的第一输入端连接到延迟组件的输出端，第五与非门K5的第二输入端连接到第六与非门K6的输出端，第五与非门K5的输出端与第六与非门K6的第一输入端连接；第六与非门K6的第二输入端连接到第八与非门K8的输出端，第六与非门K6的输出端还分别连接到第九与非门K9的第三输入端和第七与非门K7的第二输入端；/n所述第七与非门K7的第一输入端连接到延迟组件的输出端，第七与非门K7的第三输入端与第八与非门K8的输出端连接，第七与非门K7的输出端分别连接到第八与非门K8的第一输入端和第二信号输出端Dn；所述第八与非门K8的第二输入端与所述反馈输入端Div连接，第八与非门K8的输出端还与第九与非门K9的第四输入端连接；所述第九与非门K9的输出端与延迟组件的输入端连接。/n...

【技术特征摘要】
1.一种鉴频鉴相器，其特征在于：包括源信号输入端Ref、反馈输入端Div、第一信号输出端Up、第二信号输出端Dn、延迟组件，以及第一与非门K1~第九与非门K9；
第一与非门K1的第一输入端连接源信号输入端端Ref，第一与非门K1的第二输入端连接第二与非门K2的输出端，第一与非门K1的输出端分别连接到第二与非门K2的第一输入端、第三与非门K3的第一输入端和第九与非门K9的第一输入端；
第二与非门K2的第二输入端连接到第三与非门K3的输出端，第二与非门K2的第三输入端连接到延迟组件的输出端，第二与非门K2的输出端还与第一信号输出端Up连接；
第三与非门K3的第二输入端与第四与非门K4的输出端连接，第三与非门K3的输出端还分别连接到第四与非门K4的第一输入端和第九与非门K9的第二输入端；第四与非门K4的第二输入端连接到延迟组件的输出端；
第五与非门K5的第一输入端连接到延迟组件的输出端，第五与非门K5的第二输入端连接到第六与非门K6的输出端，第五与非门K5的输出端与第六与非门K6的第一输入端连接；第六与非...

【专利技术属性】
技术研发人员：王玉军，
申请(专利权)人：成都泰格微电子研究所有限责任公司，
类型：新型
国别省市：四川;51