一种可重构的运动控制器制造技术

本实用新型专利技术提供一种可重构运动控制器，由ＤＳＰ计算子系统和ＦＰＧＡ子系统构成，所述的ＤＳＰ计算子系统由ＤＳＰ、ＳＤＲＡＭ、非易失存储器、时钟电路和电源管理电路构成；其中ＳＤＲＡＭ、非易失存储器、时钟电路分别与ＤＳＰ连接，ＤＳＰ子系统与ＦＰＧＡ子系统之间通过ＤＳＰ的外部总线连接；所述ＦＰＧＡ子系统包括：脉冲模块、ＰＷＭ模块、限位传感器输入模块、通用开关量输入模块、通用开关量输出模块、模拟量接口模块、编码器输入模块、ＤＳＰ通信接口模块、主机通信接口模块，所述各个模块连接到Ａｖａｌｏｎ总线上。本实用新型专利技术用于控制步进、伺服电机的运动，所设计的运动控制器在具有快速可重构的功能。（*该技术在2018年保护过期，可自由使用*）

A reconfigurable motion controller

The utility model provides a reconfigurable motion controller, which is composed of DSP computing subsystem and the FPGA subsystem, the DSP subsystem is calculated by DSP, SDRAM, nonvolatile memory, clock circuit and power management circuit; wherein SDRAM, nonvolatile memory, clock circuit are respectively connected with the DSP, DSP subsystem and FPGA subsystem is connected through DSP external bus; including the FPGA subsystem: pulse module, PWM module, limit sensor input module, a general switch input module, a general switch output module, analog interface module, encoder input module and DSP communication interface module, communication interface module of the host. The modules are connected to the Avalon bus. The utility model is used for controlling the movement of stepping motor and servo motor, and the designed motion controller has the function of quick reconfiguration.

【技术实现步骤摘要】

本技术涉及一种可重配置的用于控制步进、伺服电机运动的运动控制器，是一种 可通过重配置从而改变其功能的运动控制器。
技术介绍
早期的运动控制器专门针对某种数控设备的特定工艺而设计，这类控制器可以独立完 成运动控制功能、工艺技术要求，甚至人机交互等功能，但它的丌放性较差，用户不能根 据应用需求而重组运动控制系统。现代运动控制器朝开放式的结构发展，采用专用ASIC 芯片的运动控制器存在硬件结构柔性度差的缺点，硬件结构的改动即意味着重新布线和制 板，因而未能很好地适应个性化、快速变化的制造业市场的需求。随着高密度高容量可编 程逻辑器件技术的发展，FPGA (现场可编程逻辑阵列)芯片可以随时更改其逻辑组合实现 新的功能，这意味着可以在一定的范围内不需重新布线而增加新的功能，因此在高性能开 放式运动控制器中的应用越来越广泛。然而，使用FPGA芯片的运动控制器未能有效地将运动控制器的硬件功能划分为独立 模块单元，系统各个部件之间的连接耦合非常紧密，且依靠手工进行部件之间的连接和集 成，其效率较低，所设计的运动控制器无论是后期维护或者升级、改动都相当困难。
技术实现思路
本技术的目的在于克服现有技术存在的不足，提供一种可重构的运动控制器，以 适应现代个性化、快速变化的制造业市场的需求，本技术通过如下技术方案实现一种可重构运动控制器，由DSP计算子系统1和FPGA子系统4构成；所述的DSP 计算子系统l由DSP、 SDRAM、非易失存储器、时钟电路2和电源管理电路3构成；电源 管理电路3为DSP提供电源，SDRAM、非易失存储器、时钟电路2分别与DSP连接，DSP 子系统1与FPGA子系统4之间通过DSP的外部总线连接；所述FPGA子系统4包括脉 冲模块13、 PWM模块12、限位传感器输入模块6、通用开关量输入模块7、通用丌关量输 出模块ll、模拟量接口模块5、编码器输入模块IO、 DSP通信接口模块8、主机通信接口 模块9,所述各个模块连接到Avalon总线上，并通过Avalon总线交互信息。所述的可重构运动控制器的脉冲模块13由输出信号类型选择寄存器16、 PWM信号发生器15、脉冲序列发生器14、脉冲计数器&比较器17、脉冲输出模式转换19及输出模式 选择寄存器18组成；输出信号类型选择寄存器16分别与PWM信号发生器15、脉冲序列 发生器14连接，脉冲序列发生器14分别与脉冲计数器&比较器17和脉冲输出模式转换19 连接，脉冲序列发生器14输出的脉冲序列和脉冲计数器&比较器17的输出信号通过一个 与门与脉冲输出模式转换19连接，输出模式选择寄存器18与脉冲输出模式转换19连接。所述的可重构运动控制器的PWM信号发生器15、脉冲序列发生器I4与总线接口连接， 输出信号类型选择寄存器16选择来自总线接口的数据，其中一路输入到PWM发生器15， PWM信号发生器15根据占空比和频率产生PWM脉冲；另一路输入到脉冲序列发生器14， 脉冲序列发生器14产生脉冲和方向信号，脉冲计数&比较器17的控制信号与脉冲序列发 生器14的输出相与，结果送至输出模式转换19;输出模式选择寄存器18的控制信号输出 作为输出模式转换19的控制输入，控制脉冲序列的输出模式。所述的可重构运动控制器的脉冲序列发生器14由插补结果寄存器20、累加器25、比 较设定值寄存器21、比较器24构成;插补结果寄存器20与基准时钟输入到累加器25，插 补结果以基准时钟的频率累加到累加器25，累加器25的输出结果与比较设定值寄存器21 的值送到比较器24进行比较，累加器25的输出与比较设定值寄存器21的值之间的大小关 系周期性翻转，从而使比较器24输出连续脉冲。所述FPGA子系统4采用EP1C6Q240C8FPGA芯片，内部硬件逻辑采用了可编程片上 系统(SOPC)技术，各个功能模块封装为符合Avalon总线标准的IP (Intellectual Property) 核(或称IP组件)。DSP子系统1与FPGA子系统4之间通过DSP的外部总线连接，虽然 DSP位于FPGA的外部，但由于Avalon总线为其提供了主端口(Master Port),使得它可以 通过Avalon总线无缝地与FPGA的内部模块进行数据交互，其行为在逻辑上与嵌入在FPGA 内部的处理器是一致的，而DSP提供了较内嵌处理器更强的计算能力。这样既利用了 SOPC 的结构灵活、可快速重组等优势，又保证了足够的计算能力和精度。本技术即可重构运动控制器的设计采用了组件化的设计理念，其设计过程分为两 个阶段IP组件设计和应用设计。可重构运动控制器的功能以IP组件为基本单元，每个IP 组件实现特定的功能，IP组件之间通过总线相连。在IP组件设计阶段，设计出实现运动控制领域常用的功能模块，经测试后根据总线规 范和接口定义封装为可重用的IP组件，添加到组件库(ComponentLibrary)中备用。运动 控制器常用的功能模块有脉冲模块13、编码器输入模块IO、 PWM模块12、限位传感器 输入模块6、通用丌关量输入模块7、通用开关量输出模块ll、模拟量接口模块5等。与现有技术相比，本技术具有如下优点在应用设计阶段，从IP组件库中选取所 需的组件并配置相关的参数，即可以快速地组装为满足某个特定设备控制功能的运动控制 器。由于组装的过程是由EDA工具自动完成的，因此极大地降低了风险和縮短运动控制器 的开发时间。若需实现新的控制功能，可通过添加或改动IP组件，从而满足新的应用需求。附图说明附图1为可重构运动控制器的结构示意图； 附图2为FPGA子系统结构示意图； 附图3脉冲模块13的逻辑电路； 附图4脉冲序列发生器14的逻辑电路。具体实施方式本技术是通过更改FPGA子系统的内部功能模块实现可重构的。如附图1所示， 可重构运动控制器由DSP计算子系统1、 FPGA子系统4组成。DSP计算子系统1是该运 动控制器的计算核心，主要由DSP、 SDRAM、非易失存储器、时钟电路2和电源管理电路 3电路构成。DSP计算子系统1负责管理整个系统的资源，负担所有运动控制算法的计算 任务。FPGA子系统4则实现运动控制的各种硬件功能，包括地址译码、脉冲序列发生、 PWM信号发生、传感器输入、通用输入或输出、D/A转换器接口逻辑、编码器脉冲计数等 功能。附图2是实现三个运动轴控制功能的实施例。它由脉冲模块13、编码器输入模块IO、 PWM信号发生模块12、限位传感器输入模块6、通用开关量输入模块7、通用开关量输出 模块ll、模拟量接口模块5、 DSP通信接口模块8、主机通信接口模块9等组成。其中每 个模块由功能逻辑电路和端口构成，功能逻辑电路实现模块的功能，端口则用于与其它模 块或设备进行信息交互，端口有主(Master)端口和从(Slave)端口之分，具有主端口的 模块可对具有从端口的模块执行读写操作。包含了这两种端口的模块可以封装为符合 Avalon标准的组件(component)。包含主端口的组件可与多个从端口的组件进行连接，而 主端口与从端口之间的连接通过Avalon总线来实现。附图2中，DSP通信接口模块和主机通信接口模块均包含有外部总线接口本文档来自技高网...

【技术保护点】
一种可重构运动控制器，其特征在于：由ＤＳＰ计算子系统（１）和ＦＰＧＡ子系统（４）构成；所述的ＤＳＰ计算子系统（１）由ＤＳＰ、ＳＤＲＡＭ、非易失存储器、时钟电路（２）和电源管理电路（３）构成；电源管理电路（３）为ＤＳＰ提供电源，ＳＤＲＡＭ、非易失存储器、时钟电路（２）分别与ＤＳＰ连接，ＤＳＰ子系统（１）与ＦＰＧＡ子系统（４）之间通过ＤＳＰ的外部总线连接；所述ＦＰＧＡ子系统（４）包括：脉冲模块（１３）、ＰＷＭ模块（１２）、限位传感器输入模块（６）、通用开关量输入模块（７）、通用开关量输出模块（１１）、模拟量接口模块（５）、编码器输入模块（１０）、ＤＳＰ通信接口模块（８）、主机通信接口模块（９），所述各个模块连接到Ａｖａｌｏｎ总线上，并通过Ａｖａｌｏｎ总线交互信息。

【技术特征摘要】

【专利技术属性】
技术研发人员：李迪，冯寿廷，
申请(专利权)人：华南理工大学，
类型：实用新型
国别省市：81[中国|广州]