半导体器件和形成半导体器件的方法技术

形成半导体器件的方法包括蚀刻介电层以在介电层中形成沟槽，沉积延伸至沟槽中的金属层，对金属层实施氮化工艺以将金属层的部分转换为金属氮化物层，对金属氮化物层实施氧化工艺以形成金属氮氧化物层，去除金属氮氧化物层，并且使用自底向上沉积工艺将金属材料填充至沟槽中以形成接触插塞。本申请的实施例还涉及半导体器件。

【技术实现步骤摘要】
半导体器件和形成半导体器件的方法
本申请的实施例涉及半导体器件和形成半导体器件的方法。
技术介绍
在集成电路的制造中，源极/漏极接触插塞被用于连接至源极和漏极区域以及晶体管的栅极。源极/漏极接触插塞通常连接至源极/漏极硅化物区域，它的形成工艺包括在层间电介质中形成接触开口，沉积延伸至接触开口中的金属层，以及然后实施退火使金属层与源极/漏极区域的硅/锗反应。然后，在剩余接触开口中形成源极/漏极接触插塞。
技术实现思路
本申请的一些实施例提供了一种形成半导体器件的方法，包括：蚀刻介电层以在所述介电层中形成沟槽；沉积延伸至所述沟槽中的金属层；对所述金属层实施氮化工艺以将所述金属层的上部转换为金属氮化物层；对所述金属氮化物层实施氧化工艺以形成金属氮氧化物层；去除所述金属氮氧化物层；以及使用自底向上沉积工艺将金属材料填充至所述沟槽中以形成接触插塞。本申请的另一些实施例提供了一种半导体器件，包括：接触蚀刻停止层；第一层间电介质，位于所述接触蚀刻停止层上方；以及接触插塞，延伸至所述接触蚀刻停止层和所述第一层间电介质中，所述接触插塞包括：金属氮化物层；含硅层，位于所述金属氮化物层上方；以及均质金属材料，位于所述含硅层上方。本申请的又一些实施例提供了一种半导体器件，包括：源极/漏极区域；第一金属硅化物区域，位于所述源极/漏极区域上方并且接触所述源极/漏极区域；以及接触插塞，位于所述第一金属硅化物区域上方并且接触所述第一金属硅化物区域，所述接触插塞包括：金属氮化物层；第二金属硅化物区域，位于所述金属氮化物层上方；以及铝区域，位于所述第二金属硅化物区域上方。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1至图6、图7A、图7B、图8至图11、图12A、图12B和图13至图22示出了根据一些实施例形成晶体管和各个接触插塞的中间阶段的立体图和截面图。图23示出了根据一些实施例用于形成接触插塞的生产工具。图24示出了根据一些实施例用于形成晶体管和各个接触插塞的工艺流程。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为了便于描述，在此可以使用诸如“在…正下方”、“在…下方”、“下部”、“覆盖在…上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而在此使用的空间相对描述符可以同样地作出相应的解释。根据一些实施例，提供了一种晶体管及其形成方法。根据一些实施例，示出了形成晶体管和相应的接触插塞的中间阶段。根据一些实施例，示出了形成晶体管和通孔的中间阶段。讨论了一些实施例的一些变型。贯穿各个视图和说明性实施例，相似的参考标号用于指示相似的元件。在所示的实施例中，鳍式场效应晶体管(FinFET)的形成用作实例以解释本专利技术的概念。其它类型的晶体管，诸如纳米线晶体管、纳米片晶体管、平面晶体管、全环栅(GAA)晶体管等也可以采用本专利技术的概念。此外，该方法可以应用于其它互连结构，诸如通孔、金属线等。尽管方法实施例可以被讨论为以特定顺序实施，但是其它方法实施例可以以任何逻辑顺序实施。根据本专利技术的一些实施例，源极/漏极接触插塞和栅极接触插塞分别形成在晶体管的源极/漏极区域和栅电极上方并且接触晶体管的源极/漏极区域和栅电极。接触插塞的形成工艺包括沉积金属层，氮化金属层的表面部分以形成金属氮化物层，以及实施退火工艺以形成源极/漏极硅化物。然后将金属氮化物层氧化，使得可以除去所得的氧化物，并且金属氮化物层的一些部分留在接触开口的底部。金属氮化物层用作用于选择性沉积金属的基底，并且沉积是自底向上的。图1至图6、图7A、图7B、图8至图11、图12A、图12B和图13至图22示出了根据本专利技术的一些实施例在FinFET和相应的接触插塞的形成中的中间阶段的立体图和截面图。这些附图中所示的工艺也示意性地反映在如图24所示的工艺流程400中。在图1中，提供了衬底20。衬底20可以是半导体衬底，诸如体半导体衬底、绝缘体上半导体衬底(SOI)等，可以是掺杂的(例如，用p型或n型掺杂物质)或不掺杂的。半导体衬底20可以是晶圆10的一部分，诸如硅晶圆。通常，SOI衬底是在绝缘层上形成的半导体材料层。绝缘层可以是例如埋氧化物(BOX)层、氧化硅层等。绝缘层设置在通常为硅衬底或玻璃衬底的衬底上。也可以使用诸如多层或梯度衬底的其它衬底。在一些实施例中，半导体衬底20的半导体材料可以包括硅；锗；包括碳化硅、SiPC、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。进一步参考图1，阱区域22形成在衬底20中。在图24所示的工艺流程400中，各个工艺被示为工艺402。根据本专利技术的一些实施例，阱区域22是通过将可以是硼、铟等的p型杂质注入到衬底20中而形成的p型阱区域。根据本专利技术的其它实施例，阱区域22是通过将可以是磷、砷、锑等的n型杂质注入到衬底20中而形成的n型阱区域。所得的阱区域22可以延伸至衬底20的顶面。n型或p型杂质浓度可以等于或小于1018cm-3，诸如在约1017cm-3和约1018cm-3之间的范围内。参考图2，隔离区域24形成为从衬底20的顶面延伸至衬底20中。在下文中，隔离区域24可选地称为浅沟槽隔离(STI)区域。在图24所示的工艺流程400中，各个工艺被示为工艺404。衬底20在相邻的STI区域24之间的部分被称为半导体条26。为了形成STI区域24，在半导体衬底20上形成垫氧化物层28和硬掩模层30，然后图案化。垫氧化物层28可以是由氧化硅形成的薄膜。根据本专利技术的一些实施例，在热氧化工艺中形成垫氧化物层28，其中半导体衬底20的顶面层被氧化。垫氧化物层28充当在半导体衬底20和硬掩模层30之间的粘合层。垫氧化物层28还可充当用于蚀刻硬掩模层30的蚀刻停止层。根据本专利技术的一些实施例，硬掩模层30由氮化硅形成，例如，使用低压化学汽相沉积(LPCVD)。根据本专利技术的其它实施例，硬掩模层30通过硅的热氮化或等离子体增强化学汽相沉积(PECVD)形成。在硬掩模层30上本文档来自技高网...

【技术保护点】
1.一种形成半导体器件的方法，包括：/n蚀刻介电层以在所述介电层中形成沟槽；/n沉积延伸至所述沟槽中的金属层；/n对所述金属层实施氮化工艺以将所述金属层的上部转换为金属氮化物层；/n对所述金属氮化物层实施氧化工艺以形成金属氮氧化物层；/n去除所述金属氮氧化物层；以及/n使用自底向上沉积工艺将金属材料填充至所述沟槽中以形成接触插塞。/n

【技术特征摘要】
20190920 US 62/903,424;20200109 US 16/738,3371.一种形成半导体器件的方法，包括：
蚀刻介电层以在所述介电层中形成沟槽；
沉积延伸至所述沟槽中的金属层；
对所述金属层实施氮化工艺以将所述金属层的上部转换为金属氮化物层；
对所述金属氮化物层实施氧化工艺以形成金属氮氧化物层；
去除所述金属氮氧化物层；以及
使用自底向上沉积工艺将金属材料填充至所述沟槽中以形成接触插塞。


2.根据权利要求1所述的方法，其中，在形成所述沟槽之后，露出所述介电层下面的源极/漏极区域。


3.根据权利要求2所述的方法，还包括在所述氮化工艺之后和所述氧化工艺之前，实施退火工艺以使金属层的下部与源极/漏极区域反应以形成硅化物区域。


4.根据权利要求1所述的方法，其中，在去除所述金属氧氮化物层之后，所述金属氮化物层的底部保留在所述沟槽的底部处。


5.根据权利要求4所述的方法，还包括在所述金属氮化物层的底部上选择性地沉积硅层，其中，从所述硅层选择性地生长所述金属材料。


6.根据权利要求5所述的方法，还包括...

【专利技术属性】
技术研发人员：陈彦羽，程仲良，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71