引擎控制模块的双核体系结构制造技术

本发明专利技术涉及引擎控制模块的双核体系结构。一种用于交通工具的控制模块的控制系统，包含：主处理器中使用中央处理单元（ＣＰＵ）产生第一控制信号的第一集成电路（ＩＣ）核心。所述主处理器的第二ＩＣ核心使用第二ＣＰＵ产生第二控制信号，并基于所述第一控制信号和所述第二控制信号产生补救控制信号。

Dual core architecture of engine control module

The invention relates to a dual core architecture of an engine control module. A control system for a control module of a vehicle includes: a first integrated circuit (IC) core that uses a central processing unit (CPU) to generate a first control signal in the main processor. The second IC core of the main processor generates a second control signal using the second CPU, and generates a remedial control signal based on the first control signal and the second control signal.

【技术实现步骤摘要】

本公开涉及控制系统，尤其涉及在CTX具安全关键(safety-critical)控制系统中验证控制信号的完整性。
技术介绍
本部分的陈述仅仅是提供与本专利技术公开内容相关的背景信息，不构成现有 技术。在各种系统中，实施控制模块以处理繊和提供控制信号。在汽车，卡车， 飞行器和其它交通工具中，控制模i央越来越多地j顿数字处理器控制安全关键功能，如刹车禾吲擎控制。主处理器(primary processor)基于从各种传繊 和监,作特性的其它设备接收的信号产生控制信号，上述操作特性例如但不 限于引,度，温度，压力和齿轮比。主处理器使用算术逻辑单元(ALU)处 理信号信息。如果有缺陷的ALU导致控制信号被损坏，那么主处理器可能会命 令系统采取错误的动作。损坏的控制信号还会由与主处理器和/或控制模块的其它部件相关的其它 故障和/或错误导致，所述其它故障和/或错误包括但不限于随机存取存储器 (RAM)的硬件故障，RAM翻存储损坏，只读存储器(ROM)故障，编译 器错误和/^f呈序计数器错误。主处理器的常规故障检测和纠错技术常常在控制 模块上〗顿次处理器(secondary processor)。次处理器通常使用主处理器中的 腦来执行故障检测。
技术实现思路
一种用于顿工具的控制模块的控制系统，包含主处理器中的第一集成电 路(IC)杨1> (core), i織1成电路(IC)核心4顿中央处理单元(CPU) 产生第一控制信号。所駐处理器中的第二 IC核心j顿第二 CPU产生第二控 制信号，并基于所述第一控制信号和所述第二控制信号产生补救控制信号。M这里的描述，更多领域的适用性将是显而易见的。应该理解这里的描 述和具体实例的目的只是为了说明，并非限制本专利技术公开的范围。附图说明这里的附图描述的目的只是为了说明，并非以任何方式限制本专利技术公开的 范围。图1是依照现有技术的示例性控制模块的功能框图； 图2是依照本专利技术的示例性控制模块的功能框亂以及 图3是阐明本专利技术的控制系统的流程图。 具体实施例方式下面对优选实施例的描述实际上只是示例性的，并不是以任何方式有意限 制本专利技术以及它的应用或使用。为了清楚起见，附图中将使用相同的附图标记 标识相似的元件。如这里^ira的，术语模块指专用集成电路(ASIC)，电子电路， 执行一个或多个软件或固件程序的处理器(共享，专用，或组)和存储器，组 誠辑电路或提供所述功能的其它适当部件。现在参考图1，示出了依照现有技术的示例性交通工具10。工具10 可以包含汽车，卡车，飞行器或其它CT工具，但并不局限于此。控制模±央12 控制CT工具10的一个或多个功能，包括但不限于诸如刹车，转向，危险控制， 禾口/或弓l擎操作的安全关键功能。控制模块12包含与次处理器16通信的主处理 器14，随机存取存储器(RAM) 18，纠错编码(ECC)模块20，只读存储器 (ROM) 22，输入和/或输出(I/O)模块24，以及其它部件26。RAM 18存储与3S1X具10控制相关的读、写和/或易失性控制M。RAM 18可以包括SDRAM，双数据率(DDR) RAM，或其它类型的低延迟存储器， 但并不局限于此。ROM22包括如闪存之类的非易失性存储器，并用于存储诸如 非易失控制代码之类的密钥数据。ECC模±央20验证从RAM 18禾口/或ROM 22接收的数据的完整性。ECC模 块20监控RAM 18和ROM22中各种形式的M损坏。当M从RAM 18禾口/ 或ROM22传输到主处理器14时，ECC模块20可以自动纠正检测到的故障。I/O模块24可以连接到交通工具10中的各种传感模i央，并可以将模拟数据 转换为数字信号以传输到处理器14。 I/O模块24可以包含例如模数(A/D)转 换器，脉宽调制(PWM)转换器，双端口存储器，控制器局域网(CAN)总线， 本地互连网(LIN)总线，和/或〗柳串行外围接口 (SPI)，频率编码，可扩展 一致性接口 (SCI)，禾口/或单边半字节(single edge nibble)传输(SENT)介质 的设备。也可以使用各种其它设备和/或方法来输入传mi数据。布置在控制模±央12上的主处理器14执行与交iTC具10的操作相关的M 禾口/或控制处理。主处理器14包含集成电路(IC)核心28和比较模块30。 IC核 心也称为核心逻辑芯片集，可以包含用于处理存储器功能，指令高速缓冲存储 器，总线接口逻辑，和数据路径功能的控制器。IC核心28包括主娜路径(数 据路径)32，冗余 路径34，和算术逻辑单元(ALU) 36。数据路径32对从控制模块12中的各种其它部件(例如RAM 18和RAM22) 接收的数据执行计算操作，并基于所述数据产生主控伟W言号38 (例如安全关键 控制信号)。冗余数据路径34与数据路径32并行处理数据，并产生冗余控制信 号40。冗余数据路径34以与数据路径32相似的方式执行计算操作。数据路径32和冗余路径34共享公共的ALU 36。 ALU 36对由数据路径32 和数据路径34接收的 执行算术操作。更具体地，ALU36对所述M执行 计算，以确定控制交MX具10的各种功能的主控制信号38和冗余控制信号40。比较模块30接收主控制信号38和冗余控制信号40。比较模±央30比较主 控制信号38和冗余控制信号40，以确定主控制信号38和冗余控制信号40是否 相等。如果主控制信号38和冗余控制信号40不相等，比较模块30基于战比 较产生补救(即校正)控制信号42。补救控制信号可以包含命令顿工具10 关闭引擎或限制引,度，但并不局限于此。次处理器16 fflil使用处理器检查模块44对主处理器14执行安全检查。更 具体地，次处理器16确定ALU 36是否正常操作。处理器检查模块44 M31给 主处理器14传辦巾子(seed)或预定信息，周期性地评估ALU 36的计算完整 性。主处理器14处理种子 ，并产生传输给处理器检查模块44盼'密钥(key)" 数据。基于该密钥数据和存储在处理器检查模块44中的预定响应之间的比较， 处理器检查模块44确定ALU36是否正常运行。当密钥数据和预定响应(即期 望结果)相等时，处理器检查模块44确定ALU36操作正常。换句话说，处理 器检查模块44执行ALU36的诊断评估，从而确保正常操作。此外，处理 查模块44可以确认其它部件26的正常操作，所述其它部件可以包括但不限于 各种寄存器，程序计数器和高速缓冲存储器。控制模块12的多个部分可以由一个或多个IC或芯片实现。例如，IC核 心28和比较模块30可以由单个芯片实现。可选地，控制模±央12还可以被实现 为片上系统(SOC)。 依照本专利技术的控制系统包含具有第一 IC核心和第二 IC核心的处理器。每 个IC核'lM柳不同的ALU以产生独立的安全关键控制信号，从而消除了与多 个数据路径中共享的ALU相关的故障。此外，该控制系统在第一 IC核心和第 二 IC核心之间提供最佳的安全功能分配(portioning),并且消除了由次处理器 执行的安全检查的必要性，和消除了用于检测和M^、 RAM损坏的双存储的必 要性。现在参考图2，其示出了实施傲照本专利技术的控制系统的示例性控制模块50。 控制模块本文档来自技高网...

【技术保护点】
一种用于交通工具的控制模块的控制系统，包含：　主处理器中的第一集成电路（ＩＣ）核心，所述第一集成电路核心使用中央处理单元（ＣＰＵ）产生第一控制信号；和　所述主处理器中的第二ＩＣ核心，所述第二ＩＣ核心使用第二ＣＰＵ产生第二控制信号并基于所述第一控制信号和所述第二控制信号产生补救控制信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：MH科斯丁，PA鲍尔勒，
申请(专利权)人：通用汽车环球科技运作公司，
类型：发明
国别省市：US[美国]