三维NOR存储器电路制造中的晶片接合制造技术

存储器阵列和单晶电路在同一集成电路中通过晶片接合(例如，粘合晶片接合或阳极晶片接合)来提供，并且通过互连层的导体互连。附加电路或存储器阵列可由附加晶片接合提供，并在晶片接合界面处通过互连层电连接。存储器阵列可包括具有单晶外延硅沟道材料的存储或存储器晶体管。

【技术实现步骤摘要】
【国外来华专利技术】三维NOR存储器电路制造中的晶片接合相关申请的交叉引用本申请涉及于2018年9月24日提交的美国临时专利申请(“临时申请I”)，序列号62/735678，标题为“三维NOR存储器电路制造中的晶片接合”，并要求其优先权。本申请还涉及于2018年6月19日提交的序列号为16/012731、标题为“三维NOR存储器阵列结构及其制造方法”的美国专利申请(“同时待审申请”)。本申请还涉及与本申请同日提交的序列号为62/735662的美国临时专利申请(“临时申请II”)，其标题为“用于三维存储器结构中的存储晶体管的外延单晶沟道及其形成方法”。通过引用将同时待审申请和临时申请I和II的公开内容全部并入本文。专利技术背景1.
本专利技术涉及在集成电路制造中的晶片接合技术。特别地，本专利技术涉及高密度三维存储器电路的晶片接合技术。2.
技术介绍
晶片接合是许多半导体装置制造时所使用的技术。在晶片接合中，两个相同或接近相同面积的晶片例如通过热压(thermocompression)、黏合(adhensive)、阳极(anodic)或是热(thermal)技术连接。一般来说，在接合之后，将全部或基本上全部基板从一片或两片晶片移除。前述同时待审申请案揭露了三维存储器结构，其形成在单晶半导体基板顶部上，其被组织为NOR存储器字符串(string)的阵列。在此背景下，“NOR存储器字符串”指的是一组薄膜存储晶体管，其共用源极与漏极区域。图1显示了存储器结构30的剖面，其包含NOR存储器字符串的阵列，其形成在半导体基板上的CMOS(互补金属氧化物半导体)电路与互连层之上。如图1所示，存储器结构30形成在基板150之上。举例来说，可以使用本领域普通技术人员已知用于制作电子电路的半导体晶片作为适合的基板。也可以采用非半导体基板，如二氧化硅。可以在半导体基板150上或中制作各式电路元件(如图1所示的CMOS晶体管所表示的CMOS电路10)，其经由传统互连层的导体22(例如铜)通过触点或过孔16互相连接。在形成存储器结构30之前，先使用传统的技术将这些电路元件制作在半导体基板之上。在此统称为互连层20的电路通常会嵌入在绝缘层当中，可以包含导体用来支持存储器结构30当中的存储器阵列的运作。存储器结构30会形成于互连层20之上。举例来说，互连层20提供导体24(全局字线globalwordlines)来连接在存储器结构30中用作各存储晶体管定址用的字线的导体32(例如重参杂多晶硅heavily-dopedpolysilicon)。在本说明中称导体32为局部字线(localwordline)。如图1所示，存储器结构30包含主动条带(activestrip)的多个堆叠体(如主动堆叠体101a、101b与101c)。举例来说，图1显示了堆叠体101a、101b与101c，每一个堆叠体包含了四个主动条带，主动堆叠体通过绝缘层107互相绝缘。图1显示主动条带的剖面，条带纵向延伸到剖面平面内外。在此背景下，主动条带包含漏极层104、源极层103、主体(body)层102与沟道层108。(在主体层102的两侧提供沟道层108)。在某些实施方式中，漏极层104与源极层103两者均为n+多晶硅，而沟道层108为p-多晶硅，主体层102为p+多晶硅。在某些实施方式当中，可以使用电介质层来替代主体层102。如图1所示的主动条带还包含导体层105t与105b，其分别相邻于源极层103和漏极层104，用于减少沿着源极层103和漏极层104长度方向的电阻。沿着主动条带的每个堆叠体的每一边(也就是沿着每个主动条带的每边)，设置有电荷捕获(charge-trapping)层107与多条局部字线32。在图1当中，局部字线32是沿着主动条带的堆叠体两侧的导电栏。可以通过局部字线、一部分的沟道层108、其间的电荷捕获层107的部分，以及源极层103和漏极层104来形成存储晶体管。沿着主动条带形成的多个存储晶体管分享漏极层104和源极层103。沿着一主动条带而共用源极和漏极层的相邻存储晶体管形成一NOR存储器字符串。(开启在该NOR存储器字符串中的任何存储晶体管将导致在共同的源极层和漏极层之间形成一导通的晶体管电流。)制程的顺序对CMOS装置、互连层与存储器装置造成限制。举例来说，因为需要利用低压化学气相沉积(LPCVD)形成ONO(oxide-nitride-oxide氧化物-氮化物-氧化物)多层结构或堆叠体，存储器装置通常需要在制造期间使用数个小时达至少摄氏750度的热预算(thermalbudget)。在ONO多层结构当中，所需的氧化物与氮化物可以分别是高温氧化物(HTO；或二氧化硅)与氮化硅(SiN)。此外，还可能需要一层氧化铝(Al2O3)作为ONO堆叠体中的阻挡氧化物(blockingoxide)。然而，从电气性质来看，晶体化氧化铝(Al2O3)——其产生所需的Al2O3——需要摄氏九百度以上的退火(anneal)温度。然而，超过摄氏350度的制造温度将使得铜无法用于嵌入相关联的低K电介质薄膜中的水平互连层20，甚至是当钨用在垂直互连16当中以连接铜水平互连时也一样。类似地，超过摄氏500度的制造温度将排除使用铝互连层的可能。当制造温度超过摄氏500时，钨可以是互连层材料的选项之一。然而，钨具有较高的电阻，如底下的表1所示。由此产生的互连电阻的增加增加了信号延迟，这对存储器装置性能产生了不利影响。存储器装置的热预算过程至少至少两种方式限制了底下的COMS电路(例如CMOS晶体管10)。首先，必须选用硅化钴或其他高温接触材料，例如钨或硅化钨作为CMOS晶体管10中的栅极、源极/漏极的金属化12，以便允许制造温度的最高值提高到摄氏750度。虽然和硅相比，硅化钴具有相对较低的薄板和接触电阻值，但因为在硅化步骤中需要消耗较多的硅，以及在硅化钴与硅之间介面粗糙度之故，需要在硅材料当中采用较深的掺杂结。相反地，短沟道长度的晶体管需要较浅的掺杂结，以便减少漏电流。虽然硅化镍通常被用在当前一代小型晶体管的源极与漏极接触点中，但由于硅化镍无法承受摄氏450度以上的温度，所以优选硅化钴，而不选硅化镍。当温度高于450℃时，硅化镍薄膜会在硅上团聚，破坏硅化镍薄膜的低片电阻和低接触电阻特性。第二，对于浅结和窄沟道装置，结形成后应避免600℃以上的温度，以防止掺杂剂扩散出源极和漏极结。因此，期望一种制造方法，其允许将最佳CMOS装置和互连层与三维NOR存储器结构(例如，图1的存储器结构30)集成，而存储器结构的热预算不限制CMOS装置和互连层的设计选择。
技术实现思路
根据本专利技术的一个实施例，存储器阵列和单晶电路在同一集成电路中通过晶片接合(例如，粘着晶片接合或阳极晶片接合)提供，并且通过互连层的导体互连。附加电路或存储器阵列可由附加晶片接合提供，并由晶片接合界面处的互连层电连接。根据本专利技术的一个实施例，存储器阵列可以包括具有单晶外延硅沟道材料的存储或存储器晶体管。结合附图，在考虑下面的详细描述之后，本专利技术被更好地理本文档来自技高网...

【技术保护点】
1.一种集成电路，包含：/n单晶半导体基板；/n第一电路集合，其包含形成于该半导体基板中的单晶晶体管；/n第一互连层，其包含形成在该电路顶部上的多个导体；以及/n第一存储块，其通过该第一互连层的导体与该第一电路集合电连接，其中该第一互连层的导体与该第一存储块通过晶片接合而连接。/n

【技术特征摘要】
【国外来华专利技术】20180924 US 62/735,6781.一种集成电路，包含：
单晶半导体基板；
第一电路集合，其包含形成于该半导体基板中的单晶晶体管；
第一互连层，其包含形成在该电路顶部上的多个导体；以及
第一存储块，其通过该第一互连层的导体与该第一电路集合电连接，其中该第一互连层的导体与该第一存储块通过晶片接合而连接。


2.如权利要求1的集成电路，其中该晶片接合为下列其中之一：热压晶片接合、粘合、阳极与热晶片接合。


3.如权利要求1的集成电路，更包含形成在该第一存储块之上的第二互连层，其中该第二互连层包含多个导体，以及其中该第一互连层与该第二互连层设置于该第一存储块的相对侧上。


4.如权利要求3的集成电路，更包含第二电路集合，其中该第二电路集合包含单晶晶体管，其中该第二电路集合通过该第二互连层的导体电连接至该第一存储块，以及其中该第二电路集合与该第二互连层的导体通过晶片接合而连接。


5.如权利要求4的集成电路，其中该第二电路集合形成于硅层中，且该硅层设置于绝缘层上硅晶片的绝缘层之上。


6.如权利要求5的集成电路，更包含第三互连层，其中该第三互连层包含多个导体，且该第三互连层设置于该绝缘层的与该硅层相对的一侧上，该第...

【专利技术属性】
技术研发人员：SB赫尔纳，E哈拉里，
申请(专利权)人：日升存储公司，
类型：发明
国别省市：美国;US