基于单比特采样的高速实时弱信号检测方法及装置制造方法及图纸

本发明专利技术公开了一种基于单比特采样的高速实时弱信号检测方法及装置，利用比较器和FPGA内的基于延迟链的时间交织采样结构，等效地实现采样率比移位寄存器工作时钟频率更高的单比特ADC，进而实现高速实时的弱信号检测。本发明专利技术还可以用于同时对多个不同周期的目标弱信号进行实时检测。在实现上，本发明专利技术充分利用了FPGA内部延迟资源可灵活配置的特性，可以针对目标弱信号的重复频率而灵活地做出更改。此外，与使用专用的高速单比特ADC芯片相比，在本发明专利技术中，比较器和FPGA之间进行板级布线时则无需考虑时序问题，有利于简化电路设计。

【技术实现步骤摘要】
基于单比特采样的高速实时弱信号检测方法及装置
本专利技术涉及信号处理
，尤其涉及一种基于单比特采样的高速实时弱信号检测方法及装置。
技术介绍
对于信噪比(SNR，Signal-to-NoiseRatio)很低以至于信号波形被淹没在噪声中的周期性弱信号，直接观察波形无法判断弱信号是否存在，因此需要通过专门的方法来检测。周期性弱信号的检测在通信、机械探伤、雷达探测等诸多领域被广泛应用。一种简单有效的检测方法是相干积累法，该方法通过ADC(Analog-to-DigitalConverter，模数转换器)对信号进行采样，ADC的采样率恰好是待检测的弱信号的重复频率的A/B倍，其中，A、B为互质的正整数。通过对多个重复周期的信号波形进行对应采样点累加，可以提高弱信号的信噪比，当累加次数足够多时，弱信号对应的累加和将明显区别于噪声对应的累加和，使得弱信号的存在能够被检测出来。该方法在GERHARDSCHMIDT等人的论文(ComplementaryCodeandDigitalFilteringforDetectionofWeakVHFRadarSignalsfromtheMesosphere，1979年)中被报道过。在这种方法中，ADC可以是多比特的，也可以是单比特的。在单比特的情况下，ADC的量化功能可以通过一个比较器来实现，ADC的采样、保持、编码功能通过一片FPGA(FieldProgrammableGateArray，现场可编程门阵列)内的移位寄存器(也就是多级级联的触发器)来实现，即可以通过FPGA外的比较器和FPGA内的移位寄存器的组合来等效地实现一个单比特ADC。该方法在ShufengZheng和JuhaKostamovaara的论文(StatisticalbehaviorofacomparatorwithweakrepetitivesignalandadditivewhiteGaussiannoise)中被报道过。然而，这种通过FPGA外的比较器和FPGA内的移位寄存器等效实现的ADC，其采样率等于移位寄存器的工作时钟频率，受FPGA性能的影响，该时钟频率通常只能达到几百兆赫兹。在采样率需要1GSPS甚至更高的实时弱信号检测的场合，这种设计是不适用的。
技术实现思路
本专利技术的目的是提供一种基于单比特采样的高速实时弱信号检测方法及装置，利用比较器和FPGA内的基于延迟链的时间交织采样结构，等效地实现采样率比移位寄存器工作时钟频率更高的单比特ADC，进而实现高速实时的弱信号检测。此外，相关方案还可以用于同时对多个不同周期的目标弱信号进行实时检测。本专利技术的目的是通过以下技术方案实现的：一种基于单比特采样的高速实时弱信号检测装置，包括：比较器与FPGA；其中：所述比较器，用于将待测的周期性弱信号与噪声的混合信号调理成数字电平信号后输入至FPGA；所述FPGA采用了基于延迟链的时间交织采样结构，FPGA的内部包括：若干条延迟链、若干移位寄存器以及若干相干积累与过阈甄别模块；每一移位寄存器独自接收来自延迟链或者比较器的一个抽头信号，由所述移位寄存器对抽头信号进行采样；移位寄存器的输出信号输入至相干积累与过阈甄别模块进行相干积累，并对累加和进行过阈甄别，当累加和过阈时输出相应的触发信号，表示检测到周期性弱信号。一种基于单比特采样的高速实时弱信号检测方法，包括：利用比较器将待测的周期性弱信号与噪声的混合信号调理成数字电平信号后输入至FPGA；所述FPGA采用了基于延迟链的时间交织采样结构，FPGA的内部包括：若干条延迟链、若干移位寄存器以及若干相干积累与过阈甄别模块；每一移位寄存器独自接收来自延迟链或者比较器的一个抽头信号，由所述移位寄存器对抽头信号进行采样；移位寄存器的输出信号输入至相干积累与过阈甄别模块进行相干积累，并对累加和进行过阈甄别，当累加和过阈时输出相应的触发信号，表示检测到周期性弱信号。由上述本专利技术提供的技术方案可以看出，利用比较器和FPGA内的基于延迟链的时间交织采样结构，等效地实现采样率比移位寄存器工作时钟频率更高的单比特ADC，进而实现高速实时的弱信号检测。本专利技术还可以用于同时对多个不同周期的目标弱信号进行实时检测。在实现上，本专利技术充分利用了FPGA内部延迟资源可灵活配置的特性，可以针对目标弱信号的重复频率而灵活地做出更改。此外，由于专用ADC芯片和FPGA之间，数据和时钟信号的板级布线需要做时序方面的考虑；在本专利技术中，使用比较器和移位寄存器等效实现的ADC，在比较器和FPGA之间进行板级布线时则无需考虑时序问题，有利于简化电路设计。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。图1为本专利技术实施例提供的一种基于单比特采样的多目标高速实时弱信号检测装置的示意图；图2为本专利技术实施例提供的一种基于单比特采样的高速实时弱信号检测装置的示意图。具体实施方式下面结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术的保护范围。本专利技术实施例提供一种基于单比特采样的高速实时弱信号检测装置，利用比较器和FPGA内的基于延迟链的时间交织采样结构，等效地实现了采样率比移位寄存器工作时钟频率更高的单比特ADC，进而实现了高速实时的弱信号检测，该装置主要包括：比较器与FPGA；其中：所述比较器，用于将待测的周期性弱信号与噪声的混合信号调理成数字电平信号后输入至FPGA；所述FPGA采用了基于延迟链的时间交织采样结构，FPGA的内部包括：若干条延迟链、若干移位寄存器以及若干相干积累与过阈甄别模块；每一移位寄存器独自接收来自延迟链或者比较器的一个抽头信号，由所述移位寄存器对抽头信号进行采样；移位寄存器的输出信号输入至相干积累与过阈甄别模块进行相干积累，并对累加和进行过阈甄别，当累加和过阈时输出相应的触发信号，表示检测到周期性弱信号。本领域技术人员可以理解，所述周期性弱信号是本领域的专用技术名词，其的信噪比低于阈值。本专利技术实施例中，所述比较器为一级或多级级联的比较器。通常情况下，如果混合信号的幅度较大，一级比较器就足以将混合信号完全转化为数字电平的信号；否则，一级比较器就不足以完成转化任务。实测结果表明，如果采用两级比较器，即便没有信号输入(也就是说，第一级比较器的输入是电路自带的热噪声信号)，最终的输出信号也能被转化为数字电平信号。示例性的，可以选择ADI公司的比较器，型号为LTC6754ISC6。本领域技术人员可以理解，将混合信号完全转化为数字电平信号是必要的。否则，在FPGA内，本文档来自技高网...

【技术保护点】
1.一种基于单比特采样的高速实时弱信号检测装置，其特征在于，包括：比较器与FPGA；其中：/n所述比较器，用于将待测的周期性弱信号与噪声的混合信号调理成数字电平信号后输入至FPGA；/n所述FPGA采用了基于延迟链的时间交织采样结构，FPGA的内部包括：若干条延迟链、若干移位寄存器以及若干相干积累与过阈甄别模块；每一移位寄存器独自接收来自延迟链或者比较器的一个抽头信号，由所述移位寄存器对抽头信号进行采样；移位寄存器的输出信号输入至相干积累与过阈甄别模块进行相干积累，并对累加和进行过阈甄别，当累加和过阈时输出相应的触发信号，表示检测到周期性弱信号。/n

【技术特征摘要】
1.一种基于单比特采样的高速实时弱信号检测装置，其特征在于，包括：比较器与FPGA；其中：
所述比较器，用于将待测的周期性弱信号与噪声的混合信号调理成数字电平信号后输入至FPGA；
所述FPGA采用了基于延迟链的时间交织采样结构，FPGA的内部包括：若干条延迟链、若干移位寄存器以及若干相干积累与过阈甄别模块；每一移位寄存器独自接收来自延迟链或者比较器的一个抽头信号，由所述移位寄存器对抽头信号进行采样；移位寄存器的输出信号输入至相干积累与过阈甄别模块进行相干积累，并对累加和进行过阈甄别，当累加和过阈时输出相应的触发信号，表示检测到周期性弱信号。


2.根据权利要求1所述的一种基于单比特采样的高速实时弱信号检测装置，其特征在于，所述比较器为一级或多级级联的比较器。


3.根据权利要求1所述的一种基于单比特采样的高速实时弱信号检测装置，其特征在于，每一所述延迟链上有一个延迟单元或者多个级联的延迟单元，所述延迟单元通过查找表或者进位链上的加法单元实现，输入或输出延迟单元的信号通过抽头线引出为抽头信号，输入至延迟单元的抽头信号来自同一延迟链的上一级延迟单元、其他延迟链或者比较器；延迟单元输出的抽头信号发送至同一延迟链的下一级延迟单元、一条或多条其他延迟链、或者移位寄存器；每一移位寄存器单独接收一个抽头信号，移位寄存器接收的抽头信号来自延迟单元或者比较器，每一相干积累与过阈甄别模块连接一个或多个移位寄存器。


4.根据权利要求3所述的一种基于单比特采样的高速实时弱信号检测装置，其特征在于，通过对若干个抽头信号相关的延迟单元的延迟进行调整，和/或对抽头信号对应的移位寄存器的时钟频率和相位进行调整，再结合由比较器与移位寄存器等效地实现的单比特ADC，从而形成基于延迟链的时间交织采样结构。


5.根据权利要求1或3所述的一种基于单比特采样的高速实时弱信号检测装置，其特征在于，通过基于延迟链的时间交织采样结构和多个相干积累与过阈甄别模块相配合，能够对多个不同周期的目标弱信号进行实时检...

【专利技术属性】
技术研发人员：沈仲弢，胡佳栋，王选，刘树彬，封常青，安琪，
申请(专利权)人：中国科学技术大学，
类型：发明
国别省市：安徽;34