信号上升时间及下降时间的控制电路制造技术

一种信号上升及下降时间的控制电路，其包括串接的M个数据正反器、M个可控延迟电路，以及M个电流源电路。M个数据正反器接收时脉信号，并依据时脉信号的触发而输出多个数据信号。M个可控延迟电路耦接数据正反器的数据输出端，接收数据信号并延迟而产生多个开启信号。第i个可控延迟电路的延迟量用来延迟数据信号之一而产生开启信号之一。各个电流源电路耦接可控延迟电路之一而接收开启信号之一，并依据开启信号之一的准位而决定是否输出单位电流至信号输出端。信号输出端的输出信号上升至预定准位的上升时间或下降至预定准位的下降时间依据时脉信号的周期时间长度及各个可控延迟电路的延迟量而决定。

【技术实现步骤摘要】
信号上升时间及下降时间的控制电路
本专利技术是有关于一种电路装置，且特别是有关于一种用以控制信号的上升时间及下降时间的控制电路。
技术介绍
由于人们对电子产品依赖日益增加，电子产品的功能也随之复杂化，而电磁干扰(ElectromagneticDisturbance，EMI)也成为电路设计人员设计电路时的重要考量。像是，当信号的逻辑切换时，若电压准位直接上升或下降至预定准位容易引起EMI，进而干扰电路里的电子元件。因此，至少基于降低EMI的考量，在进行逻辑切换时，需要让信号上升与下降至预定准位的速度缓和一点，亦即对信号的上升时间与下降时间进行控制，以避免引起EMI。目前，在设计某些特定电路时，上升时间与下降时间会受到规格的规范，以确保电路可正常运作。举例而言，乙太网路实体层电路中的三电平编码(MLT-3)电路、五级脉冲振幅调变(pulseamplitudemodulation-5，PAM-5)电路或HDMI介面电路中皆具备对上升时间与下降时间进行控制的控制电路，以确保上升时间与下降时间可以于符合规格的规范。然而，传统的控制电路一般仅能对上升时间与下降时间进行对称性的调整。
技术实现思路
有鉴于此，本专利技术提供一种用以控制信号上升时间及下降时间的控制电路，其可对输出信号的上升时间或下降时间进行非对称性且弹性的调整。本专利技术的实施例提供一种信号上升及下降时间的控制电路，其包括串接的M个数据正反器、M个可控延迟电路，以及M个电流源电路。串接的M个数据正反器接收时脉信号，并依据时脉信号的触发而依序输出多个数据信号。这些数据正反器中的第1个数据正反器的数据输入端接收输入数据，第N个数据正反器的数据输出端耦接第N+1个数据正反器的数据输入端，其中M、N为正整数且1≦N<M。M个可控延迟电路耦接前述数据正反器的数据输出端，接收数据信号并延迟而产生多个开启信号。于此，第i个可控延迟电路的延迟量用来延迟数据信号之一而产生开启信号之一，其中i为小于等于M的正整数。M个电流源电路耦接信号输出端。各个电流源电路耦接可控延迟电路之一而接收开启信号之一，并依据开启信号之一的准位而决定是否输出单位电流至信号输出端。于此，信号输出端的输出信号上升至预定准位的上升时间或下降至预定准位的下降时间依据时脉信号的周期时间长度及各个可控延迟电路的延迟量而决定。基于上述，在本专利技术的实施例中，数据正反器响应于时脉信号的控制而输出对应的数据信号。各个数据正反器与对应的电流源电路之间耦接有可控延迟电路，这些可控延迟电路经配置以延迟数据信号，以延缓电流源电路提供单位电流至信号输出端的时间。于此，这些可控延迟电路的延迟量将可决定信号输出端所输出的输出信号的上升时间或下降时间，从而对输出信号上升至预定准位的上升时间与下降至预定准位的下降时间进行非对称性的调整。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。附图说明图1是根据本专利技术的一实施例所绘示的用以控制上升时间与下降时间的控制电路的示意图。图2A为依据本专利技术一实施例所绘示的延长上升时间的波型图。图2B为依据本专利技术一实施例所绘示的缩短上升时间的波型图。图3是根据本专利技术的一实施例所绘示的可控延迟电路的示意图。图4A至图4C是根据本专利技术的一实施例所绘示的可控延迟电路的示意图。图5是根据本专利技术的一实施例所绘示的用以控制上升时间与下降时间的控制电路的示意图。图6是根据本专利技术的一实施例所绘示的用以控制上升时间与下降时间的控制电路的示意图。图7是根据本专利技术的一实施例所绘示的开启信号与输出信号的时序图。图8是根据本专利技术的一实施例所绘示的开启信号与输出信号的时序图。图9是根据本专利技术的一实施例所绘示的用以控制上升时间与下降时间的控制电路的示意图。图10是根据本专利技术的一实施例所绘示的用以控制上升时间与下降时间的控制电路的示意图。具体实施方式现将详细参考本示范性实施例，在附图中说明所述示范性实施例之实例。另外，凡可能之处，在图式及实施方式中使用相同标号的元件/构件代表相同或类似部分。图1是根据本专利技术的一实施例所绘示的用以控制信号上升时间与下降时间的控制电路的示意图。请参照图1，控制信号上升时间与下降时间的控制电路10包括串接的M个数据正反器103_1、103_2、…、103_(i)、103_(i+1)、…、103_M、M个可控延迟电路101_1、101_2、…、101_(i)、101_(i+1)、…、101_M，以及M个电流源电路102_1、102_2、…、102_(i)、102_(i+1)、…、102_M。M为大于1的整数。数据正反器103_1～103_M串连相接，且数据正反器103_1～103_M分别接收时脉信号CLK，以依据时脉信号CLK的触发而依序分别输出多个数据信号L_1、L_2、…、L_(i)、L_(i+1)、…、L_M，i为小于M的正整数。如图1所示，数据正反器103_1～103_M中的第1个数据正反器103_1的数据输入端接收输入数据D1。数据正反器103_1～103_M中的第N个数据正反器的数据输出端耦接第N+1个数据正反器的数据输入端，其中N为小于M的正整数。例如，第1个数据正反器103_1的数据输出端耦接第2个数据正反器103_2的数据输入端，第i个数据正反器103_(i)的数据输出端耦接第(i+1)个数据正反器103_(i+1)的数据输入端，依此类推。数据正反器103_1～103_M各自包括时脉端、数据输入端与数据输出端，例如是D型正反器。响应于时脉信号CLK的边缘触发(正缘触发或负缘触发)，数据正反器103_1～103_M将数据输入端所接收数据输出至数据输出端。可控延迟电路101_1～101_M分别耦接对应的数据正反器103_1～103_M，以分别接收对应的数据信号L_1～L_M。可控延迟电路101_1～101_M分别延迟数据信号L_1～L_M而产生多个开启信号A_1、A_2、…、A_(i)、A_(i+1)、…、A_M。可控延迟电路101_1～101_M其中之每一者用来延迟数据信号L_1～L_M其中之一而产生开启信号A_1～A_M其中之一。如图1所示，第i个可控延迟电路101_(i)的延迟量用来延迟数据信号L_(i)而产生开启信号A_(i)。可控延迟电路101_1～101_M可以是延迟缓冲器或其他种类的延迟电路，本专利技术对此不限制。电流源电路102_1～102_M耦接信号输出端T1。各个电流源电路102_1～102_M个别耦接可控延迟电路101_1～101_M其中之一而接收相对应的开启信号A_1～A_M其中之一。举例而言，第2个电流源电路102_2耦接第2个可控延迟电路101_2而接收开启信号A_2。电流源电路102_1～102_M分别依据开启信号A_1～A_M的准位而决定是否输出单位电流I1、I2、…、Ii、I(i+1)、…、IM至信号输出端T1。于本专利技术实施例中，电流源电路102_1～102_M可响应于开启信号A本文档来自技高网...

【技术保护点】
1.一种信号上升及下降时间的控制电路，其特征在于，包括：/n串接的M个数据正反器，接收时脉信号，并依据该时脉信号的触发而依序输出多个数据信号，其中该些数据正反器中的第1个数据正反器的数据输入端接收输入数据，第N个数据正反器的数据输出端耦接第N+1个数据正反器的数据输入端，其中M、N为正整数且1≦N<M；/nM个可控延迟电路，耦接该些数据正反器的数据输出端，接收该些数据信号并延迟产生多个开启信号，其中该些可控延迟电路的每一者的延迟量用来延迟产生该些开启信号之一；以及/nM个电流源电路，耦接信号输出端，其中各该些电流源电路耦接该些可控延迟电路之一而接收该些开启信号之一，并依据该些开启信号之一的准位而决定是否输出单位电流至该信号输出端，/n其中该信号输出端的输出信号上升至预定准位的上升时间或下降至预定准位的下降时间依据该时脉信号的周期时间长度及该些可控延迟电路的延迟量而决定。/n

【技术特征摘要】
1.一种信号上升及下降时间的控制电路，其特征在于，包括：
串接的M个数据正反器，接收时脉信号，并依据该时脉信号的触发而依序输出多个数据信号，其中该些数据正反器中的第1个数据正反器的数据输入端接收输入数据，第N个数据正反器的数据输出端耦接第N+1个数据正反器的数据输入端，其中M、N为正整数且1≦N<M；
M个可控延迟电路，耦接该些数据正反器的数据输出端，接收该些数据信号并延迟产生多个开启信号，其中该些可控延迟电路的每一者的延迟量用来延迟产生该些开启信号之一；以及
M个电流源电路，耦接信号输出端，其中各该些电流源电路耦接该些可控延迟电路之一而接收该些开启信号之一，并依据该些开启信号之一的准位而决定是否输出单位电流至该信号输出端，
其中该信号输出端的输出信号上升至预定准位的上升时间或下降至预定准位的下降时间依据该时脉信号的周期时间长度及该些可控延迟电路的延迟量而决定。


2.如权利要求1所述的信号上升及下降时间的控制电路，其特征在于，该些可控延迟电路的延迟量彼此相异。


3.如权利要求2所述的信号上升及下降时间的控制电路，其特征在于，第i个可控延迟电路的延迟量大于第i+1个可控延迟电路的延迟量，其中i为小于M的正整数。


4.如权利要求2所述的信号上升及下降时间的控制电路，其特征在于，第i个可控延迟电路的延迟量小于第i+1个可控延迟电路的延迟量，其中i为小于M的正整数。


5.如权利要求1所述的信号上升及下降时间的控制电路，其特征在于，第i个可控延迟电路包括：
延迟缓冲器；
第一限流元件，耦接该延迟缓冲器；以及
...

【专利技术属性】
技术研发人员：许智渊，
申请(专利权)人：扬智科技股份有限公司，
类型：发明
国别省市：中国台湾;71