一种三维忆阻器状态逻辑电路及或非或逻辑实现方法技术

本发明专利技术公开了一种三维忆阻器状态逻辑电路及或非或逻辑实现方法，目的是解决阵列面积开销、中层间信息无法流动的问题。三维忆阻器状态逻辑电路由六个忆阻器和一个串联电阻组成；六个忆阻器和串联电阻均连接到一个公共节点CN；第一、第三、第五忆阻器的顶电极与CN相连，第二、第四、第六忆阻器的底电极与CN相连，串联电阻的一端与CN相连。实现或非或逻辑的方法是先确定输入忆阻器，对忆阻器进行初始化，然后确定输出忆阻器并将输入信息Y'存储；然后根据选择的输出忆阻器用不同的方法采用三维忆阻器状态逻辑实现或非或逻辑。本发明专利技术逻辑输入和输出信息可以存储于相邻两层忆阻器阵列中，实现了层间的信息流动，节省了完成逻辑计算需要的面积开销。算需要的面积开销。算需要的面积开销。

【技术实现步骤摘要】
一种三维忆阻器状态逻辑电路及或非或逻辑实现方法


[0001]本专利技术涉及数字电路
，具体涉及一种可以在三维双极性忆阻器交叉阵列中实现状态逻辑的方法。

技术介绍

[0002]在传统冯
·
诺依曼体系结构中处理器与存储器相分离，二者之间的数据传输消耗了较大功耗，同时限制了处理器性能的充分发挥，造成“存储墙”问题。目前解决“存储墙”问题的主要方法是采用层次级存储结构或者临近存储器计算等方法，但这些方法没有从根本上解决处理器与存储器分离的问题。为了打破冯
·
诺依曼体系结构中的“存储墙”瓶颈，需要开发新型存储与计算融合技术。
[0003]如图1所示，双极性忆阻器(用M表示)通常有两个电极端口：顶电极T1与底电极T2。双极性忆阻器的阻变过程与电压极性有关，在顶电极T1处施加一个高于置位电压V
set
的电压，同时将底电极T2接地，可以使得双极性忆阻器从高阻状态(记作逻辑“0”)转变为低阻状态(记作逻辑“1”)，完成“写1”操作；将顶电极T1接地，同时在底电极T2施加一个高于复位电压V
reset
的电压，可以使得双极性忆阻器从低阻状态转为高阻状态，完成“写0”操作。忆阻器两端在移除电压后，忆阻器的电阻状态不发生变化。通过将忆阻器的高阻状态和低阻状态分别定义为逻辑“0”和逻辑“1”，可以使用忆阻器存储信息。这使得忆阻器成为一种潜在的新型非易失性存储器。通过调控忆阻器两端的电压，进而调控忆阻器的电阻状态，即发生逻辑“0”“1”转变，可以使用忆阻器完成逻辑计算。这使得忆阻器成为存储计算融合体系的底层硬件支撑。
[0004]忆阻器可以构成大容量高密度的交叉阵列。如图2所示，一个m*n大小的二维忆阻器交叉阵列由m*n个忆阻器、m条字线和n条位线组成。图2中，m＝6，n＝3，字线沿X方向延伸,位线沿Y方向延伸。每个字线和位线的交叉点放置一个忆阻器(共18个忆阻器，用M1～M18表示)，忆阻器的顶电极与位线相连，底电极与字线相连。将二维忆阻器交叉阵列沿Z方向堆叠可以得到三维忆阻器交叉阵列。三维忆阻器交叉阵列中，从最底层忆阻器起，第奇数层忆阻器的顶电极与位线相连，底电极与字线相连；第偶数层忆阻器的顶电极与字线相连，底电极与位线相连。三维忆阻器交叉阵列相比于二维忆阻器交叉阵列可以进一步提升存储密度，降低单元间信号延迟。
[0005]状态逻辑是指输入信息和输出信息都使用忆阻器的电阻状态存储的逻辑。状态逻辑可以在忆阻器交叉阵列中利用忆阻器的阻变特性实现，通过在外部施加电压选中特定的位线和字线，实现不同忆阻器的连接，改变输出忆阻器两端的电压，即可改变输出忆阻器的电阻状态，完成状态逻辑计算。
[0006]目前忆阻器状态逻辑的实现主要基于二维忆阻器交叉阵列，逻辑的输入信息和输出信息存储于同一层阵列的忆阻器。将二维忆阻器状态逻辑应用于三维忆阻器交叉阵列时，由于逻辑的输入信息和输出信息被限制于单层忆阻器阵列内部，因此不能实现层间的信息流动。同时由于在二维忆阻器状态逻辑中，用于存储逻辑输入信息和输出信息的忆阻
器被限制于同一层阵列，不能进行立体堆叠，因此造成了较大的阵列面积开销。因而二维忆阻器状态逻辑不能充分发挥三维阵列高密度、低延时的优势。
[0007]因此，设计一种可以在三维忆阻器交叉阵列中完成的逻辑实现方法是在高密度忆阻器存储阵列中实现存储计算融合体系的关键问题。

技术实现思路

[0008]本专利技术要解决的技术问题是：针对二维忆阻器状态逻辑在三维忆阻器交叉阵列中应用时造成较大的阵列面积开销问题，以及无法实现三维忆阻器阵列中层间信息流动的问题，提出一种三维忆阻器状态逻辑的实现方法，可以在三维忆阻器交叉阵列中以最少的计算步骤完成状态逻辑的实现，既可以缩小阵列面积开销，又可以实现三维忆阻器阵列中层间信息流动。
[0009]本专利技术提出的三维忆阻器状态逻辑电路由六个忆阻器(即第一忆阻器、第二忆阻器、第三忆阻器、第四忆阻器、第五忆阻器、第六忆阻器)和一个串联电阻组成。六个忆阻器和串联电阻均连接到一个公共节点CN。第一、第三、第五忆阻器的顶电极T1与公共节点CN相连，第二、第四、第六忆阻器的底电极T2与公共节点CN相连，串联电阻的一端与公共节点CN相连。串联电阻的电阻值R
S
要求满足g
SL
为比例系数，满足V
set
为置位电压，V
reset
为复位电压，R
L
为忆阻器的低阻态电阻值，R
H
为忆阻器的高阻态电阻值，满足R
H
＞＞R
L
,R
H
＞＞R
S
。该三维忆阻器状态逻辑电路用以实现一种复杂的“或非或”(ONOR)逻辑(即)。其中Y为逻辑的输出，A、B和Y'为逻辑的输入。
[0010]本专利技术采用三维忆阻器状态逻辑电路实现或非或逻辑的方法包括以下步骤：
[0011]第一步，确定忆阻器位置。选择第一、第二、第三、第四忆阻器中任意两个忆阻器作为输入忆阻器，用来存储或非或逻辑的输入信息A和B。选择第五、第六忆阻器中任意一个忆阻器作为输出忆阻器，用来存储或非或逻辑的输入信息Y'和输出信息Y。
[0012]第二步，对忆阻器进行初始化，方法是：
[0013]2.1将输入信息A和B存储于输入忆阻器中，即将A存储于第一步中选择的两个输入忆阻器之一，令该输入忆阻器为第一输入忆阻器，将B存储于第一步中选择的两个输入忆阻器中除第一输入忆阻器以外的另一个忆阻器，令该输入忆阻器为第二输入忆阻器。具体方法是：若输入信息为逻辑“1”，则将输入忆阻器的顶电极T1连接置位电压V
set
，底电极T2连接地；若输入信息为逻辑“0”，则将输入忆阻器的顶电极T1连接地，底电极T2连接复位电压V
reset
。例如：若输入信息A为逻辑“1”，则将第一输入忆阻器的顶电极T1连接V
set
，底电极T2连接地；若输入信息A为逻辑“0”，则将第一输入忆阻器的顶电极T1连接地，底电极T2连接V
reset
；若输入信息B为逻辑“1”，则将第二输入忆阻器的顶电极T1连接V
set
，底电极T2连接地；若输入信息B为逻辑“0”，则将第二输入忆阻器的顶电极T1连接地，底电极T2连接V
reset
。
[0014]2.2判断输出忆阻器是第五忆阻器还是第六忆阻器，若选择第五忆阻器作为输出忆阻器，转2.2.1；若选择第六忆阻器作为输出忆阻器，转2.2.2。
[0015]2.2.1将输入信息Y'存储于第五忆阻器中。具体方法是：若输入信息Y'为逻辑“1”，则将第五忆阻器的顶电极T1连接置位电压V
set
，底电极T2连接地；若输入信息Y'为逻辑“0”，
则将第五忆阻器的顶电极T1连接地，底电极T2连接复位电压V
reset
。转第三步。
[0016]2.2.2将输入本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维忆阻器状态逻辑电路，其特征在于所述三维忆阻器状态逻辑电路由六个忆阻器即第一忆阻器、第二忆阻器、第三忆阻器、第四忆阻器、第五忆阻器、第六忆阻器和一个串联电阻组成；六个忆阻器和串联电阻均连接到一个公共节点CN；第一、第三、第五忆阻器的顶电极T1与公共节点CN相连，第二、第四、第六忆阻器的底电极T2与公共节点CN相连，串联电阻的一端与公共节点CN相连。2.如权利要求1所述的三维忆阻器状态逻辑电路，其特征在于所述串联电阻电阻值R
S
要求满足g
SL
为比例系数，满足V
set
为置位电压，V
reset
为复位电压，R
L
为忆阻器的低阻态电阻值，R
H
为忆阻器的高阻态电阻值，满足R
H
＞＞R
L
,R
H
＞＞R
S
。3.一种采用如权利要求1所述三维忆阻器状态逻辑电路实现或非或逻辑的方法，或非或逻辑即Y为逻辑的输出，A、B和Y'为逻辑的输入，其特征在于包括以下步骤：第一步，确定输入忆阻器位置；选择第一、第二、第三、第四忆阻器中任意两个忆阻器作为输入忆阻器，用来存储或非逻辑的输入信息A和B；选择第五、第六忆阻器中任意一个忆阻器作为输出忆阻器，用来存储或非或逻辑的输入信息Y'和输出信息Y；第二步，对忆阻器进行初始化，方法是：2.1将输入信息A和B存储于输入忆阻器中，即将A存储于第一步中选择的两个输入忆阻器之一，令该输入忆阻器为第一输入忆阻器，将B存储于第一步中选择的两个输入忆阻器中除第一输入忆阻器以外的另一个忆阻器，令该输入忆阻器为第二输入忆阻器；2.2判断输出忆阻器是第五忆阻器还是第六忆阻器，若选择第五忆阻器作为输出忆阻器，转2.2.1；若选择第六忆阻器作为输出忆阻器，转2.2.2；2.2.1将输入信息Y'存储于第五忆阻器中，转第三步；2.2.2将输入信息Y'存储于第六忆阻器中，转第四步；第三步，采用三维忆阻器状态逻辑实现“或非或”即ONOR逻辑，将输出存储到第五忆阻器，方法是：3.1将串联电阻的非公共节点端连接第一外接电压V
DD
；3.2将第一输入忆阻器和第二输入忆阻器的非公共节点端均连接第二外接电压V
RD
；3.3将第五忆阻器的底电极T2连接地GND；3.4将第六忆阻器的顶电极T1悬空，将第一、第二、第三、第四忆阻器中没有作为输入忆阻器的另两个忆阻器的非公共节点端悬空，转3.5；3.5第五忆阻器的两端电压等于公共节点的电势V
CN
，电阻状态更新为输出信息Y，转第五步，其中，R
M
为第一输入忆阻器和第二输入忆阻器的并联电阻，R
Y
为输出忆阻器即第五忆阻器在步骤2.2.1中初始化后的电阻；若输入信息Y'＝0，则R
Y
＝R
H
；若输入信息Y'＝1，则R
Y
＝R
L
；满足R
H
＞＞R
L
,R
H
＞＞R
S
。
第四步，采用三维忆阻器状态逻辑实现“或非或”逻辑，将输出存储到第六忆阻器，方法是：4.1将第六忆阻器的顶电极T1连接第一外接电压V
DD
；4.2将第一输入忆阻器和第二输入忆阻器的非公共节点端均连接第三外接电压V
RU
；4.3将串联电阻的非公共节点端连接地GND；4.4将第五忆阻器的底电极T2悬空，将第一、第二、第三、第四忆阻器中没有作为输入忆阻器的另两个忆阻器的非公共节点端悬空，转4.5；4.5第六忆阻器的两端电压等于V
DD-V
CN
，电阻状态更新为输出信息Y，转第五步；此时公共节点的电势V
CN
为其中，R
M
为第一输入...

【专利技术属性】
技术研发人员：许诺，马德胜，方粮，
申请(专利权)人：中国人民解放军国防科技大学，
类型：发明
国别省市：